JP2000269235A - 接合ゲート電界効果トランジスタの製造方法 - Google Patents
接合ゲート電界効果トランジスタの製造方法Info
- Publication number
- JP2000269235A JP2000269235A JP11075794A JP7579499A JP2000269235A JP 2000269235 A JP2000269235 A JP 2000269235A JP 11075794 A JP11075794 A JP 11075794A JP 7579499 A JP7579499 A JP 7579499A JP 2000269235 A JP2000269235 A JP 2000269235A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate
- impurity region
- etching
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】ＪＦＥＴのゲート開口にともなう基板掘れを極
力抑制して、これが原因で生じるトランジスタ特性の制
御性低下を防止する。 【解決手段】半導体基板１内に形成されたチャネル形成
不純物領域４上に絶縁膜５を成膜し、そのゲート形成箇
所に対し膜厚途中まで第１のゲートエッチングを行う
（残膜厚：ｄ１）。その後は、たとえば第１のゲートエ
ッチング箇所より内側の側壁にサイドウォール絶縁層を
形成した後に、第１のゲートエッチング後に残った絶縁
膜部分に対し第２のゲートエッチングを行い、絶縁膜５
を開口し、この開口から逆導電型の不純物をチャネル形
成不純物領域４内に導入して、ゲート不純物領域を形成
する。
力抑制して、これが原因で生じるトランジスタ特性の制
御性低下を防止する。 【解決手段】半導体基板１内に形成されたチャネル形成
不純物領域４上に絶縁膜５を成膜し、そのゲート形成箇
所に対し膜厚途中まで第１のゲートエッチングを行う
（残膜厚：ｄ１）。その後は、たとえば第１のゲートエ
ッチング箇所より内側の側壁にサイドウォール絶縁層を
形成した後に、第１のゲートエッチング後に残った絶縁
膜部分に対し第２のゲートエッチングを行い、絶縁膜５
を開口し、この開口から逆導電型の不純物をチャネル形
成不純物領域４内に導入して、ゲート不純物領域を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、チャネル形成不純
物領域とゲート電極との間に、チャネル形成不純物領域
と逆導電型のゲート不純物領域を介在させたゲート構造
を有する接合ゲート電界効果トランジスタの製造方法に
関する。
物領域とゲート電極との間に、チャネル形成不純物領域
と逆導電型のゲート不純物領域を介在させたゲート構造
を有する接合ゲート電界効果トランジスタの製造方法に
関する。
【０００２】
【従来の技術】ゲート電極直下にｐｎ接合を有する接合
ゲート電界効果トランジスタ（以下、ＪＦＥＴ）は、現
在、半導体デバイスとして広く用いられている電界効果
トランジスタ（ＦＥＴ）の一形態である。とくに、Ｇａ
Ａｓ等の化合物半導体を基板としたＪＦＥＴは、携帯型
の情報通信システムを始めとする高周波用途のＩＣの基
本素子として利用されている。
ゲート電界効果トランジスタ（以下、ＪＦＥＴ）は、現
在、半導体デバイスとして広く用いられている電界効果
トランジスタ（ＦＥＴ）の一形態である。とくに、Ｇａ
Ａｓ等の化合物半導体を基板としたＪＦＥＴは、携帯型
の情報通信システムを始めとする高周波用途のＩＣの基
本素子として利用されている。
【０００３】図１０〜図１４は、従来のＪＦＥＴの製造
方法を示す、製造途中の断面図である。この従来のＪＦ
ＥＴの製造では、図１０に示すように、ｎ+ ソース・ド
レイン不純物領域１０１およびｎ型のチャネル形成不純
物領域１０２が形成されたＧａＡｓ基板１００上に、窒
化シリコンからなる絶縁膜１０３をＣＶＤし、その絶縁
膜１０３に、ＲＩＥ等の異方性エッチングにより開口部
１０３ａを形成する。
方法を示す、製造途中の断面図である。この従来のＪＦ
ＥＴの製造では、図１０に示すように、ｎ+ ソース・ド
レイン不純物領域１０１およびｎ型のチャネル形成不純
物領域１０２が形成されたＧａＡｓ基板１００上に、窒
化シリコンからなる絶縁膜１０３をＣＶＤし、その絶縁
膜１０３に、ＲＩＥ等の異方性エッチングにより開口部
１０３ａを形成する。
【０００４】つぎに、開口部１０３ａ内および絶縁膜１
０３上に、窒化シリコンなどからなるサイドウォール絶
縁膜１０４ａをＣＶＤし（図１１）、このＣＶＤ膜を異
方性エッチングによりエッチバックして、サイドウォー
ル絶縁層１０４を開口部１０３ａの内側面に形成する
（図１２）。
０３上に、窒化シリコンなどからなるサイドウォール絶
縁膜１０４ａをＣＶＤし（図１１）、このＣＶＤ膜を異
方性エッチングによりエッチバックして、サイドウォー
ル絶縁層１０４を開口部１０３ａの内側面に形成する
（図１２）。
【０００５】続いて、図１３に示すように、このサイド
ウォール絶縁層１０４によってシュリンクされた開口部
を通してＺｎなどのｐ型不純物を基板に拡散させ、浅く
高濃度のｐ+ ゲート不純物領域１０５を、チャネル形成
不純物領域１０２内の表面側に形成する。
ウォール絶縁層１０４によってシュリンクされた開口部
を通してＺｎなどのｐ型不純物を基板に拡散させ、浅く
高濃度のｐ+ ゲート不純物領域１０５を、チャネル形成
不純物領域１０２内の表面側に形成する。
【０００６】その後、図１４に示すように、ゲート不純
物領域１０５上に接してゲート電極１０６を形成し、ま
た、ソース・ドレイン不純物領域１０１上に接して、オ
ーミック電極層１０７を形成すると、ＪＦＥＴの基本構
造が完成する。
物領域１０５上に接してゲート電極１０６を形成し、ま
た、ソース・ドレイン不純物領域１０１上に接して、オ
ーミック電極層１０７を形成すると、ＪＦＥＴの基本構
造が完成する。
【０００７】このように現在のＪＦＥＴの製造では、絶
縁膜１０３のゲート開口部１０３ａをサイドウォール絶
縁層１０４でシュリンクした後、ゲート不純物領域形成
のための不純物拡散を行うことから、ゲート不純物領域
１０５のチャネル電流方向の幅をフォトリソグラフィの
限界解像幅より狭くできる。その結果、チャネル形成不
純物領域１０２の抵抗を小さくして、性能を向上させて
いる。
縁膜１０３のゲート開口部１０３ａをサイドウォール絶
縁層１０４でシュリンクした後、ゲート不純物領域形成
のための不純物拡散を行うことから、ゲート不純物領域
１０５のチャネル電流方向の幅をフォトリソグラフィの
限界解像幅より狭くできる。その結果、チャネル形成不
純物領域１０２の抵抗を小さくして、性能を向上させて
いる。
【０００８】
【発明が解決しようとする課題】ところが、この従来の
ＪＦＥＴの製造方法では、サイドウォール絶縁層１０４
により開口した基板表面が、異方性エッチングに２度さ
らされるため、ｐ型不純物が導入される基板表面部分が
掘れたり、ＲＩＥダメージが入り、その後容易にエッチ
ングされやすくなる。また、ＲＩＥダメージにより不純
物の偏在が起こることもある。この基板掘れが発生する
と、その深さのぶんだけｐ型不純物が深くなり、ゲート
不純物領域１０５下のチャネル形成不純物領域１０２部
分が薄くなって高抵抗化したり、ＪＦＥＴのゲートしき
い値電圧Ｖｔｈが目標値からずれたりして、トランジス
タ特性の制御性が悪くなるという不利益が生じていた。
ＪＦＥＴの製造方法では、サイドウォール絶縁層１０４
により開口した基板表面が、異方性エッチングに２度さ
らされるため、ｐ型不純物が導入される基板表面部分が
掘れたり、ＲＩＥダメージが入り、その後容易にエッチ
ングされやすくなる。また、ＲＩＥダメージにより不純
物の偏在が起こることもある。この基板掘れが発生する
と、その深さのぶんだけｐ型不純物が深くなり、ゲート
不純物領域１０５下のチャネル形成不純物領域１０２部
分が薄くなって高抵抗化したり、ＪＦＥＴのゲートしき
い値電圧Ｖｔｈが目標値からずれたりして、トランジス
タ特性の制御性が悪くなるという不利益が生じていた。
【０００９】本発明の目的は、ゲート開口にともなう基
板掘れを極力抑制して、基板掘れが原因で生じるトラン
ジスタ特性の制御性低下を防止する接合ゲート電界効果
トランジスタの製造方法を提供することにある。
板掘れを極力抑制して、基板掘れが原因で生じるトラン
ジスタ特性の制御性低下を防止する接合ゲート電界効果
トランジスタの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る接合ゲート
電界効果トランジスタの製造方法は、半導体基板内に形
成されたチャネル形成不純物領域内のゲート電極と接す
る表面側部分に、チャネル形成不純物領域と逆導電型の
ゲート不純物領域を有する接合ゲート電界効果トランジ
スタの製造方法であって、形成した上記チャネル形成不
純物領域上に絶縁膜を成膜する工程と、上記絶縁膜のゲ
ート形成箇所に対し膜厚途中まで第１のゲートエッチン
グを行う工程と、上記第１のゲートエッチング箇所に対
し第２のゲートエッチングを行い、上記絶縁膜を開口す
る工程と、上記絶縁膜の開口から逆導電型の不純物を上
記チャネル形成不純物領域内に導入して、上記ゲート不
純物領域を形成する工程とを含むことを特徴とする。
電界効果トランジスタの製造方法は、半導体基板内に形
成されたチャネル形成不純物領域内のゲート電極と接す
る表面側部分に、チャネル形成不純物領域と逆導電型の
ゲート不純物領域を有する接合ゲート電界効果トランジ
スタの製造方法であって、形成した上記チャネル形成不
純物領域上に絶縁膜を成膜する工程と、上記絶縁膜のゲ
ート形成箇所に対し膜厚途中まで第１のゲートエッチン
グを行う工程と、上記第１のゲートエッチング箇所に対
し第２のゲートエッチングを行い、上記絶縁膜を開口す
る工程と、上記絶縁膜の開口から逆導電型の不純物を上
記チャネル形成不純物領域内に導入して、上記ゲート不
純物領域を形成する工程とを含むことを特徴とする。
【００１１】好適には、上記第１のゲートエッチング工
程後、当該エッチングにより形成された上記絶縁膜の凹
部の内側面にサイドウォール絶縁層を形成する工程を有
し、上記第２のゲートエッチング工程では、上記サイド
ウォール絶縁層および上記絶縁膜をマスクとしたエッチ
ングにより、上記凹部の内底部にチャネル形成不純物領
域に達する開口部を形成する。このサイドウォール絶縁
層を形成する工程では、たとえば、上記凹部内および絶
縁膜上にサイドウォール絶縁膜を成膜し、上記サイドウ
ォール絶縁膜を異方性エッチングによりエッチバックす
るとよい。
程後、当該エッチングにより形成された上記絶縁膜の凹
部の内側面にサイドウォール絶縁層を形成する工程を有
し、上記第２のゲートエッチング工程では、上記サイド
ウォール絶縁層および上記絶縁膜をマスクとしたエッチ
ングにより、上記凹部の内底部にチャネル形成不純物領
域に達する開口部を形成する。このサイドウォール絶縁
層を形成する工程では、たとえば、上記凹部内および絶
縁膜上にサイドウォール絶縁膜を成膜し、上記サイドウ
ォール絶縁膜を異方性エッチングによりエッチバックす
るとよい。
【００１２】また、上記絶縁膜を多層膜から構成しても
よい。すなわち、上記絶縁膜の成膜工程は、比較的薄い
第１の絶縁膜を上記チャネル形成不純物領域上に成膜す
る工程と、上記第１の絶縁膜よりエッチング速度が速い
材料からなり比較的厚い第２の絶縁膜を、上記第１の絶
縁膜上に成膜する工程とを含み、上記第１のゲートエッ
チングは、上記第２の絶縁膜がエッチングオフされた時
点で終了させることが望ましい。この第２のエッチング
をウエットエッチングで行ってもよい。
よい。すなわち、上記絶縁膜の成膜工程は、比較的薄い
第１の絶縁膜を上記チャネル形成不純物領域上に成膜す
る工程と、上記第１の絶縁膜よりエッチング速度が速い
材料からなり比較的厚い第２の絶縁膜を、上記第１の絶
縁膜上に成膜する工程とを含み、上記第１のゲートエッ
チングは、上記第２の絶縁膜がエッチングオフされた時
点で終了させることが望ましい。この第２のエッチング
をウエットエッチングで行ってもよい。
【００１３】本発明に係る接合ゲート電界効果トランジ
スタの他の製造方法は、半導体基板内に形成されたチャ
ネル形成不純物領域内でゲート電極と接する表面側部分
に、チャネル形成不純物領域と逆導電型のゲート不純物
領域を有する接合ゲート電界効果トランジスタの製造方
法であって、形成した上記チャネル形成不純物領域上に
絶縁膜を成膜する工程と、上記絶縁膜のゲート形成箇所
に対し膜厚途中まで第１のゲートエッチングを行う工程
と、上記絶縁膜の残った部分をウエットエッチングを用
いて第２のゲートエッチングを行い、上記絶縁膜を開口
する工程と、上記絶縁膜の開口から逆導電型の不純物を
上記チャネル形成不純物領域内に導入して、上記ゲート
不純物領域を形成する工程とを含むことを特徴とする。
スタの他の製造方法は、半導体基板内に形成されたチャ
ネル形成不純物領域内でゲート電極と接する表面側部分
に、チャネル形成不純物領域と逆導電型のゲート不純物
領域を有する接合ゲート電界効果トランジスタの製造方
法であって、形成した上記チャネル形成不純物領域上に
絶縁膜を成膜する工程と、上記絶縁膜のゲート形成箇所
に対し膜厚途中まで第１のゲートエッチングを行う工程
と、上記絶縁膜の残った部分をウエットエッチングを用
いて第２のゲートエッチングを行い、上記絶縁膜を開口
する工程と、上記絶縁膜の開口から逆導電型の不純物を
上記チャネル形成不純物領域内に導入して、上記ゲート
不純物領域を形成する工程とを含むことを特徴とする。
【００１４】従来の方法では、ゲート不純物領域が形成
される基板箇所が２度の異方性エッチングにさらされて
いた。これに対し、本発明に係る接合ゲート電界効果ト
ランジスタの製造方法では、サイドウォール絶縁層をゲ
ート開口部に形成する場合、基板表面が露出するのは２
度目のエッチング後であり、基板露出後のオーバーエッ
チングが行われる回数が従来に比べ１回少ない。また、
絶縁膜のエッチングを２回に分けて行うため、たとえ
ば、最初のエッチングは異方性を強くしてゲートのパタ
ーンニング精度を高くし、残膜をエッチングする２度目
のエッチングは基板ダメージを出来るだけ低減する条件
（等方性のドライエッチング、または、ウエットエッチ
ング）にて行うことができる。以上より、本発明によっ
て、パターンニング精度を確保しながら基板ダメージ、
および、それに伴う基板の掘れを防止することが可能と
なる。
される基板箇所が２度の異方性エッチングにさらされて
いた。これに対し、本発明に係る接合ゲート電界効果ト
ランジスタの製造方法では、サイドウォール絶縁層をゲ
ート開口部に形成する場合、基板表面が露出するのは２
度目のエッチング後であり、基板露出後のオーバーエッ
チングが行われる回数が従来に比べ１回少ない。また、
絶縁膜のエッチングを２回に分けて行うため、たとえ
ば、最初のエッチングは異方性を強くしてゲートのパタ
ーンニング精度を高くし、残膜をエッチングする２度目
のエッチングは基板ダメージを出来るだけ低減する条件
（等方性のドライエッチング、または、ウエットエッチ
ング）にて行うことができる。以上より、本発明によっ
て、パターンニング精度を確保しながら基板ダメージ、
および、それに伴う基板の掘れを防止することが可能と
なる。
【００１５】
【発明の実施の形態】図１〜図９は、本発明の実施形態
に係る接合ゲート電界効果トランジスタ（ＪＦＥＴ）の
製造途中における断面図である。
に係る接合ゲート電界効果トランジスタ（ＪＦＥＴ）の
製造途中における断面図である。
【００１６】図１において、ＧａＡｓウエハ等の半絶縁
性の半導体基板１を用意し、半導体基板１内の表面側に
ソース不純物領域２およびドレイン不純物領域３を互い
に離して形成する。具体的には、たとえば図示のよう
に、ソースおよびドレイン不純物領域の形成箇所で開口
するレジストパターンＲ１を半導体基板１上に形成し、
レジストパターンＲ１上からシリコンなどのｎ型不純物
を比較的高濃度にイオン注入し、レジストパターンＲ１
の除去後に活性化アニールする。
性の半導体基板１を用意し、半導体基板１内の表面側に
ソース不純物領域２およびドレイン不純物領域３を互い
に離して形成する。具体的には、たとえば図示のよう
に、ソースおよびドレイン不純物領域の形成箇所で開口
するレジストパターンＲ１を半導体基板１上に形成し、
レジストパターンＲ１上からシリコンなどのｎ型不純物
を比較的高濃度にイオン注入し、レジストパターンＲ１
の除去後に活性化アニールする。
【００１７】図２において、後でＪＦＥＴのチャネルが
形成される不純物領域（チャネル形成不純物領域）４
を、互いに離れた上記ソース不純物領域２およびドレイ
ン不純物領域３の双方に接して形成する。具体的には、
たとえば図示のように、チャネル形成不純物領域の形成
箇所で開口するレジストパターンＲ２を半導体基板１上
に形成し、レジストパターンＲ２上からシリコンなどの
ｎ型不純物を比較的低濃度にイオン注入し、レジストパ
ターンＲ２の除去後に活性化アニールする。この活性化
アニールは、たとえば、ＡｓＨ3 雰囲気中で８００℃で
行う。なお、図１のレジストパターンＲ１除去後の活性
化アニールを省略し、このレジストパターンＲ２後の活
性化アニールのみとしてよい。また、チャネル形成不純
物領域４を先に形成し、その表面側内部で互いに離して
ソースおよびドレイン不純物領域２，３を形成してもよ
い。
形成される不純物領域（チャネル形成不純物領域）４
を、互いに離れた上記ソース不純物領域２およびドレイ
ン不純物領域３の双方に接して形成する。具体的には、
たとえば図示のように、チャネル形成不純物領域の形成
箇所で開口するレジストパターンＲ２を半導体基板１上
に形成し、レジストパターンＲ２上からシリコンなどの
ｎ型不純物を比較的低濃度にイオン注入し、レジストパ
ターンＲ２の除去後に活性化アニールする。この活性化
アニールは、たとえば、ＡｓＨ3 雰囲気中で８００℃で
行う。なお、図１のレジストパターンＲ１除去後の活性
化アニールを省略し、このレジストパターンＲ２後の活
性化アニールのみとしてよい。また、チャネル形成不純
物領域４を先に形成し、その表面側内部で互いに離して
ソースおよびドレイン不純物領域２，３を形成してもよ
い。
【００１８】図３において、上記各種不純物領域が形成
された半導体基板面上に、たとえば、窒化シリコンから
なる絶縁膜５をＣＶＤして、その絶縁膜５上にレジスト
パターンＲ３を形成する。レジストパターンＲ３は、ゲ
ート形成部分で開口部Ｒ３ａを有する。
された半導体基板面上に、たとえば、窒化シリコンから
なる絶縁膜５をＣＶＤして、その絶縁膜５上にレジスト
パターンＲ３を形成する。レジストパターンＲ３は、ゲ
ート形成部分で開口部Ｒ３ａを有する。
【００１９】図４に示すように、レジストパターンＲ３
をマスクとした異方性エッチング（たとえば、ＲＩＥ）
によって、絶縁膜５を表面からエッチングする。この異
方性エッチングは、残り膜厚ｄ１がたとえば５０ｎｍ程
度となったところで停止させる。これにより、絶縁膜５
に凹部５ａが形成される。
をマスクとした異方性エッチング（たとえば、ＲＩＥ）
によって、絶縁膜５を表面からエッチングする。この異
方性エッチングは、残り膜厚ｄ１がたとえば５０ｎｍ程
度となったところで停止させる。これにより、絶縁膜５
に凹部５ａが形成される。
【００２０】レジストパターンＲ３を除去し、たとえば
バッファード弗酸処理を行った後、図５に示すように、
凹部５ａ内および絶縁膜５上に、たとえば、窒化シリコ
ンなどからなるサイドウォール絶縁膜６ａをＣＶＤによ
り形成する。なお、バッファード弗酸処理は、ＣＶＤ膜
の密着性を向上させるために行う。
バッファード弗酸処理を行った後、図５に示すように、
凹部５ａ内および絶縁膜５上に、たとえば、窒化シリコ
ンなどからなるサイドウォール絶縁膜６ａをＣＶＤによ
り形成する。なお、バッファード弗酸処理は、ＣＶＤ膜
の密着性を向上させるために行う。
【００２１】形成したＣＶＤ膜（サイドウォール絶縁膜
６ａ）を異方性エッチングの条件でエッチバックする。
これにより、絶縁膜５の凹部５ａの内側面に、サイドウ
ォール絶縁層６が形成される。したがって、このサイド
ウォール絶縁層６によって、絶縁膜５の凹部５ａの径が
シュリンクされる。続いて、このサイドウォール絶縁層
６および絶縁膜５をマスクとして、凹部５ａ内底面の薄
い絶縁膜箇所の一部をエッチングによって除去する。こ
の２度目のエッチングは、異方性エッチングでも膜厚が
薄いため基板にダメージが導入され難いが、好ましく
は、よりダメージが少ない等方性の強いドライエッチン
グ条件、更にはダメージ導入が殆どないウエットエッチ
ングを用いて行うとよい。絶縁膜５の残膜厚ｄ１は５０
ｎｍ程度と小さいことから、等方性エッチングであって
もゲート開口の拡大が問題となることはない。
６ａ）を異方性エッチングの条件でエッチバックする。
これにより、絶縁膜５の凹部５ａの内側面に、サイドウ
ォール絶縁層６が形成される。したがって、このサイド
ウォール絶縁層６によって、絶縁膜５の凹部５ａの径が
シュリンクされる。続いて、このサイドウォール絶縁層
６および絶縁膜５をマスクとして、凹部５ａ内底面の薄
い絶縁膜箇所の一部をエッチングによって除去する。こ
の２度目のエッチングは、異方性エッチングでも膜厚が
薄いため基板にダメージが導入され難いが、好ましく
は、よりダメージが少ない等方性の強いドライエッチン
グ条件、更にはダメージ導入が殆どないウエットエッチ
ングを用いて行うとよい。絶縁膜５の残膜厚ｄ１は５０
ｎｍ程度と小さいことから、等方性エッチングであって
もゲート開口の拡大が問題となることはない。
【００２２】図７において、サイドウォール絶縁層６に
よりシュリンクされたゲート開口部を介してｐ型不純
物、たとえば亜鉛Ｚｎを基板側に導入する。具体的に、
亜鉛Ｚｎの導入方法としては、たとえば、Ｚｎ（Ｃ2 Ｈ
5 ）2 を拡散源とした気相拡散法を用いることができ
る。これにより、数ｎｍ〜数十ｎｍ程度と浅く高濃度の
ゲート不純物領域７が、チャネル形成不純物領域４内の
表面側に形成される。
よりシュリンクされたゲート開口部を介してｐ型不純
物、たとえば亜鉛Ｚｎを基板側に導入する。具体的に、
亜鉛Ｚｎの導入方法としては、たとえば、Ｚｎ（Ｃ2 Ｈ
5 ）2 を拡散源とした気相拡散法を用いることができ
る。これにより、数ｎｍ〜数十ｎｍ程度と浅く高濃度の
ゲート不純物領域７が、チャネル形成不純物領域４内の
表面側に形成される。
【００２３】その後は、図８に示すように、ゲート不純
物領域７上に接してゲート電極８を形成する。ゲート電
極８の形成では、たとえば、金系メタル膜を絶縁膜５上
およびゲート開口部内に成膜し、リソグラフィおよびイ
オンミリングを用いて、この金系メタル膜をパターンニ
ングする。また、図９に示すように、ソース不純物領域
２上およびドレイン不純物領域３上に接して、オーミッ
ク電極層９を形成する。オーミック電極層９の形成で
は、たとえば、ＡｕＧｅ／Ｎｉなどのオーミックメタル
を絶縁膜５部分に埋め込んで形成し、熱処理により基板
と合金化する。以上の諸工程を経て、ＪＦＥＴの基本構
造が完成する。
物領域７上に接してゲート電極８を形成する。ゲート電
極８の形成では、たとえば、金系メタル膜を絶縁膜５上
およびゲート開口部内に成膜し、リソグラフィおよびイ
オンミリングを用いて、この金系メタル膜をパターンニ
ングする。また、図９に示すように、ソース不純物領域
２上およびドレイン不純物領域３上に接して、オーミッ
ク電極層９を形成する。オーミック電極層９の形成で
は、たとえば、ＡｕＧｅ／Ｎｉなどのオーミックメタル
を絶縁膜５部分に埋め込んで形成し、熱処理により基板
と合金化する。以上の諸工程を経て、ＪＦＥＴの基本構
造が完成する。
【００２４】本発明は、ＪＦＥＴのゲート開口の際に２
度のエッチングを用いて行うことを特徴とする。その
際、最初のエッチングは異方性を強くしてゲートのパタ
ーンニング精度を高くし、残膜をエッチングする２度目
のエッチングは基板ダメージを出来るだけ低減する条件
にて行うことで、パターンニング精度を確保しながら基
板ダメージ、および、それに伴う基板の掘れを防止する
ものである。
度のエッチングを用いて行うことを特徴とする。その
際、最初のエッチングは異方性を強くしてゲートのパタ
ーンニング精度を高くし、残膜をエッチングする２度目
のエッチングは基板ダメージを出来るだけ低減する条件
にて行うことで、パターンニング精度を確保しながら基
板ダメージ、および、それに伴う基板の掘れを防止する
ものである。
【００２５】したがって、２度のエッチングの途中にサ
イドウォール絶縁層を形成する必要性は必ずしもない。
イドウォール絶縁層を形成する必要性は必ずしもない。
【００２６】また、絶縁膜５も単層膜に限定されない。
たとえば、絶縁膜５を第１層目の絶縁膜と第２層目の絶
縁膜で構成し、第１層目の絶縁膜を、第２層目のエッチ
ング時にエッチングされにくい素材から構成する。これ
により、第１層目の絶縁膜が最初の異方性エッチングに
おいてエッチングストッパとして機能し、絶縁膜５の残
膜厚の制御性を高くすることが可能となる。
たとえば、絶縁膜５を第１層目の絶縁膜と第２層目の絶
縁膜で構成し、第１層目の絶縁膜を、第２層目のエッチ
ング時にエッチングされにくい素材から構成する。これ
により、第１層目の絶縁膜が最初の異方性エッチングに
おいてエッチングストッパとして機能し、絶縁膜５の残
膜厚の制御性を高くすることが可能となる。
【００２７】なお、本実施形態のように絶縁膜５を単層
膜から構成した場合、最初の異方性エッチングにおける
残膜厚は、基板ダメージ導入防止とＪＦＥＴの閾値制御
性とのかねあいで最適範囲が存在する。すなわち、絶縁
膜５の残膜厚が薄すぎる（たとえば１０ｎｍ未満であ
る）と、基板ダメージ導入阻止効果が急激に低下する。
その一方で、絶縁膜５の残膜厚が厚すぎる（たとえば１
００ｎｍより厚い）と、閾値制御を行うｐｎｐモニタの
測定精度が悪くなる。
膜から構成した場合、最初の異方性エッチングにおける
残膜厚は、基板ダメージ導入防止とＪＦＥＴの閾値制御
性とのかねあいで最適範囲が存在する。すなわち、絶縁
膜５の残膜厚が薄すぎる（たとえば１０ｎｍ未満であ
る）と、基板ダメージ導入阻止効果が急激に低下する。
その一方で、絶縁膜５の残膜厚が厚すぎる（たとえば１
００ｎｍより厚い）と、閾値制御を行うｐｎｐモニタの
測定精度が悪くなる。
【００２８】通常、ＪＦＥＴプロセスでは、その閾値を
ゲート不純物領域形成時のｐ型不純物（Ｚｎ）の拡散量
で制御するが、その時点で耐熱性が低いオーミック電極
を予め形成しておくことはできないため、電流−電圧特
性の測定による閾値を直接モニタすることができない。
そこで、電流−電圧特性で定義される閾値（ゲート閾値
電圧Ｖｔｈ）の代わりに、ゲート不純物領域と一括形成
される幅広の測定パターンについて、その容量変化を測
定するピンチオフ電圧Ｖｐの測定法が広く用いられる。
ところが、絶縁膜５の残膜厚が厚すぎると、その残りの
絶縁膜部分をエッチングする際にゲート部周囲の絶縁膜
（フィールド絶縁膜）がエッチングされて薄くなり過
ぎ、またはフィールド絶縁膜厚がウエハ面内でバラツキ
やすくなる。このため、ピンチオフ電圧Ｖｐを求めるた
めに印加電圧を変えて行う容量測定（ＣＶ測定）時に、
絶縁膜厚が影響する容量成分の変化が測定誤差となって
しまう。したがって、絶縁膜５の残膜厚が厚すぎると、
ピンチオフ電圧Ｖｐが正確に求まらずに真値からずれて
モニタされ、その後にＪＦＥＴを完成したときにゲート
閾値電圧Ｖｔｈが規格から外れてしまうことがある。
ゲート不純物領域形成時のｐ型不純物（Ｚｎ）の拡散量
で制御するが、その時点で耐熱性が低いオーミック電極
を予め形成しておくことはできないため、電流−電圧特
性の測定による閾値を直接モニタすることができない。
そこで、電流−電圧特性で定義される閾値（ゲート閾値
電圧Ｖｔｈ）の代わりに、ゲート不純物領域と一括形成
される幅広の測定パターンについて、その容量変化を測
定するピンチオフ電圧Ｖｐの測定法が広く用いられる。
ところが、絶縁膜５の残膜厚が厚すぎると、その残りの
絶縁膜部分をエッチングする際にゲート部周囲の絶縁膜
（フィールド絶縁膜）がエッチングされて薄くなり過
ぎ、またはフィールド絶縁膜厚がウエハ面内でバラツキ
やすくなる。このため、ピンチオフ電圧Ｖｐを求めるた
めに印加電圧を変えて行う容量測定（ＣＶ測定）時に、
絶縁膜厚が影響する容量成分の変化が測定誤差となって
しまう。したがって、絶縁膜５の残膜厚が厚すぎると、
ピンチオフ電圧Ｖｐが正確に求まらずに真値からずれて
モニタされ、その後にＪＦＥＴを完成したときにゲート
閾値電圧Ｖｔｈが規格から外れてしまうことがある。
【００２９】以上の理由により、本実施形態では、絶縁
膜５の最初のエッチング後の残膜厚は、たとえば１０ｎ
ｍ〜１００ｎｍ程度とするのが望ましい。
膜５の最初のエッチング後の残膜厚は、たとえば１０ｎ
ｍ〜１００ｎｍ程度とするのが望ましい。
【００３０】
【発明の効果】本発明に係る接合ゲート電界効果トラン
ジスタの製造方法によれば、ゲート不純物領域が形成さ
れる基板箇所のエッチングダメージ導入量および基板掘
れ量が低減される。したがって、その結果として、チャ
ネル形成不純物領域の抵抗値が増大したり、トランジス
タ閾値のバラツキが増大するようなことがない、高品
質、高性能な接合ゲート電界効果トランジスタを提供す
ることが可能となる。
ジスタの製造方法によれば、ゲート不純物領域が形成さ
れる基板箇所のエッチングダメージ導入量および基板掘
れ量が低減される。したがって、その結果として、チャ
ネル形成不純物領域の抵抗値が増大したり、トランジス
タ閾値のバラツキが増大するようなことがない、高品
質、高性能な接合ゲート電界効果トランジスタを提供す
ることが可能となる。
【図１】本発明の実施形態に係る接合ゲート電界効果ト
ランジスタ（ＪＦＥＴ）の製造において、ソース不純物
領域およびドレイン不純物領域の形成時の断面図であ
る。
ランジスタ（ＪＦＥＴ）の製造において、ソース不純物
領域およびドレイン不純物領域の形成時の断面図であ
る。
【図２】図１に続く、チャネル形成不純物領域の形成時
の断面図である。
の断面図である。
【図３】図２に続く、ゲート開口用のレジストパターン
形成後の断面図である。
形成後の断面図である。
【図４】図３に続く、ゲート開口のための最初の異方性
エッチング後の断面図である。
エッチング後の断面図である。
【図５】図４に続く、サイドウォール絶縁膜の成膜後の
断面図である。
断面図である。
【図６】図５に続く、第２のエッチング後の断面図であ
る。
る。
【図７】図６に続く、ゲート不純物領域形成後の断面図
である。
である。
【図８】図７に続く、ゲート電極形成後の断面図であ
る。
る。
【図９】図８に続く、オーミック電極形成後の断面図で
ある。
ある。
【図１０】従来のＪＦＥＴの製造において、ゲート開口
のための異方性エッチング後の断面図である。
のための異方性エッチング後の断面図である。
【図１１】図１０に続く、サイドウォール絶縁膜の成膜
後の断面図である。
後の断面図である。
【図１２】図１１に続く、サイドウォール絶縁層形成後
の断面図である。
の断面図である。
【図１３】図１２に続く、ゲート不純物領域形成後の断
面図である。
面図である。
【図１４】図１３に続く、ゲート電極およびオーミック
電極の形成後の断面図である。
電極の形成後の断面図である。
１…半導体基板、２…ソース不純物領域、３…ドレイン
不純物領域、４…チャネル形成不純物領域、５…絶縁
膜、５ａ…凹部、６…サイドウォール絶縁層、６ａ…サ
イドウォール絶縁膜、７…ゲート不純物領域、８…ゲー
ト電極、９…オーミック電極、Ｒ１〜Ｒ３…レジストパ
ターン、ｄ１…絶縁膜の残膜厚。
不純物領域、４…チャネル形成不純物領域、５…絶縁
膜、５ａ…凹部、６…サイドウォール絶縁層、６ａ…サ
イドウォール絶縁膜、７…ゲート不純物領域、８…ゲー
ト電極、９…オーミック電極、Ｒ１〜Ｒ３…レジストパ
ターン、ｄ１…絶縁膜の残膜厚。
Claims (8)
- 【請求項１】半導体基板内に形成されたチャネル形成不
純物領域内のゲート電極と接する表面側部分に、チャネ
ル形成不純物領域と逆導電型のゲート不純物領域を有す
る接合ゲート電界効果トランジスタの製造方法であっ
て、 形成した上記チャネル形成不純物領域上に絶縁膜を成膜
する工程と、 上記絶縁膜のゲート形成箇所に対し膜厚途中まで第１の
ゲートエッチングを行う工程と、 上記第１のゲートエッチング箇所に対し第２のゲートエ
ッチングを行い、上記絶縁膜を開口する工程と、 上記絶縁膜の開口から逆導電型の不純物を上記チャネル
形成不純物領域内に導入して、上記ゲート不純物領域を
形成する工程とを含む接合ゲート電界効果トランジスタ
の製造方法。 - 【請求項２】上記第１のゲートエッチング工程後、当該
エッチングにより形成された上記絶縁膜の凹部の内側面
にサイドウォール絶縁層を形成する工程を有し、 上記第２のゲートエッチング工程では、上記サイドウォ
ール絶縁層および上記絶縁膜をマスクとしたエッチング
により、上記凹部の内底部にチャネル形成不純物領域に
達する開口部を形成する請求項１に記載の接合ゲート電
界効果トランジスタの製造方法。 - 【請求項３】サイドウォール絶縁層を形成する工程で
は、上記凹部内および絶縁膜上にサイドウォール絶縁膜
を成膜し、 上記サイドウォール絶縁膜を異方性エッチングによりエ
ッチバックする請求項２に記載の接合ゲート電界効果ト
ランジスタの製造方法。 - 【請求項４】上記半導体基板はガリウム砒素（ＧａＡ
ｓ）からなる請求項１に記載の接合ゲート電界効果トラ
ンジスタの製造方法。 - 【請求項５】上記逆導電型の不純物の導入では、亜鉛
（Ｚｎ）を含む不純物ガスを拡散源とした気相拡散を行
う請求項１に記載の接合ゲート電界効果トランジスタの
製造方法。 - 【請求項６】上記絶縁膜の成膜工程は、比較的薄い第１
の絶縁膜を上記チャネル形成不純物領域上に成膜する工
程と、 上記第１の絶縁膜よりエッチング速度が速い材料からな
り比較的厚い第２の絶縁膜を、上記第１の絶縁膜上に成
膜する工程とを含み、 上記第１のゲートエッチングは、上記第２の絶縁膜がエ
ッチングオフされた時点で終了させる請求項１に記載の
接合ゲート電界効果トランジスタの製造方法。 - 【請求項７】上記第２のエッチングはウエットエッチン
グである請求項６に記載の接合ゲート電界効果トランジ
スタの製造方法。 - 【請求項８】半導体基板内に形成されたチャネル形成不
純物領域内でゲート電極と接する表面側部分に、チャネ
ル形成不純物領域と逆導電型のゲート不純物領域を有す
る接合ゲート電界効果トランジスタの製造方法であっ
て、 形成した上記チャネル形成不純物領域上に絶縁膜を成膜
する工程と、 上記絶縁膜のゲート形成箇所に対し膜厚途中まで第１の
ゲートエッチングを行う工程と、 上記絶縁膜の残った部分をウエットエッチングを用いて
第２のゲートエッチングを行い、上記絶縁膜を開口する
工程と、 上記絶縁膜の開口から逆導電型の不純物を上記チャネル
形成不純物領域内に導入して、上記ゲート不純物領域を
形成する工程とを含む接合ゲート電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075794A JP2000269235A (ja) | 1999-03-19 | 1999-03-19 | 接合ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075794A JP2000269235A (ja) | 1999-03-19 | 1999-03-19 | 接合ゲート電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269235A true JP2000269235A (ja) | 2000-09-29 |
Family
ID=13586481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075794A Pending JP2000269235A (ja) | 1999-03-19 | 1999-03-19 | 接合ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269235A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109971A (ja) * | 2001-09-28 | 2003-04-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| JP2007311495A (ja) * | 2006-05-17 | 2007-11-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1999
- 1999-03-19 JP JP11075794A patent/JP2000269235A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109971A (ja) * | 2001-09-28 | 2003-04-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| JP2007311495A (ja) * | 2006-05-17 | 2007-11-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100620393B1 (ko) | 전계효과 트랜지스터 및 그의 제조 방법 | |
| US4222164A (en) | Method of fabrication of self-aligned metal-semiconductor field effect transistors | |
| JP3233207B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2852886B2 (ja) | 半導体応力センサ | |
| US5773333A (en) | Method for manufacturing self-aligned T-type gate | |
| JP2000269235A (ja) | 接合ゲート電界効果トランジスタの製造方法 | |
| JP3214453B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3211786B2 (ja) | 半導体装置の製造方法 | |
| JP3107681B2 (ja) | リセス構造ｆｅｔのエッチング制御方法 | |
| JPS63287072A (ja) | 半導体装置の製造方法 | |
| JP2591436B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3183251B2 (ja) | 半導体装置の製造方法 | |
| JP3064559B2 (ja) | 高電子移動度トランジスタの製造方法 | |
| JP2835398B2 (ja) | 電界効果トランジスタの製法 | |
| JPH0513456A (ja) | 半導体装置の製造方法 | |
| JP2500689B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JP3235548B2 (ja) | 半導体装置の製造方法 | |
| JP2822956B2 (ja) | 化合物半導体装置の製造方法 | |
| JP2739852B2 (ja) | 半導体装置の製造方法 | |
| JPH10125698A (ja) | 半導体装置およびその製造方法 | |
| JP2652657B2 (ja) | ゲート電極形成方法 | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS59126676A (ja) | 電界効果型トランジスタ | |
| JPH0684954A (ja) | 半導体装置の製造方法 | |
| JPH05275455A (ja) | 半導体装置及びその製造方法 |