JP2003109971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ＧａＡｓ半導体プロセスにおいて、ドレイン
電極とゲート電極とソース電極間のアライメント精度を
向上させ、トランジスタ特性がウエハ上でばらつきのな
い半導体装置の製造方法を提供する。 【解決手段】 ドレイン領域とソース領域とチャネル層
上に無機質絶縁膜１４を堆積する工程と、ゲート電極を
形成する工程と、ドレイン電極とソース電極を形成する
工程を有する半導体装置の製造方法であって、無機質絶
縁膜１４を堆積する工程後、ゲート電極を形成する工程
およびドレイン電極とソース電極を形成する工程の前工
程として無機質絶縁膜上にゲート電極とドレイン電極と
ソース電極を形成するための電極形成用絶縁膜触刻部１
９，２０，２１を一括して形成する工程を有する。
電極とゲート電極とソース電極間のアライメント精度を
向上させ、トランジスタ特性がウエハ上でばらつきのな
い半導体装置の製造方法を提供する。 【解決手段】 ドレイン領域とソース領域とチャネル層
上に無機質絶縁膜１４を堆積する工程と、ゲート電極を
形成する工程と、ドレイン電極とソース電極を形成する
工程を有する半導体装置の製造方法であって、無機質絶
縁膜１４を堆積する工程後、ゲート電極を形成する工程
およびドレイン電極とソース電極を形成する工程の前工
程として無機質絶縁膜上にゲート電極とドレイン電極と
ソース電極を形成するための電極形成用絶縁膜触刻部１
９，２０，２１を一括して形成する工程を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＩＣ内蔵ホールセンサチップのＧａ
Ａｓ電界効果トランジスタを形成するための半導体装置
の製造方法に関するものである。
方法に関し、特に、ＩＣ内蔵ホールセンサチップのＧａ
Ａｓ電界効果トランジスタを形成するための半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓ半導体プロセスにおいて、Ｇａ
Ａｓウエハ上にレジストパターンを形成しアライメント
マーク形成、イオン注入工程、アニール工程を経てチャ
ネル層は完成する。その後、オーミック接合により接合
するソース電極とドレイン電極、ショットキー接合によ
り接合するゲート電極を形成する。
Ａｓウエハ上にレジストパターンを形成しアライメント
マーク形成、イオン注入工程、アニール工程を経てチャ
ネル層は完成する。その後、オーミック接合により接合
するソース電極とドレイン電極、ショットキー接合によ
り接合するゲート電極を形成する。
【０００３】図６と図７は、従来のＧａＡｓ電界効果ト
ランジスタ（ＧａＡｓＭＥＳＦＥＴ）の製造工程を示す
フローチャートである。ＧａＡｓＭＥＳＦＥＴの製造工
程は、ドレイン領域、ソース領域およびチャネル層形成
工程（ＳＴ１００）とゲート電極形成工程（ＳＴ１１
０）とドレイン電極およびソース電極形成工程（ＳＴ１
２０）から成っている。
ランジスタ（ＧａＡｓＭＥＳＦＥＴ）の製造工程を示す
フローチャートである。ＧａＡｓＭＥＳＦＥＴの製造工
程は、ドレイン領域、ソース領域およびチャネル層形成
工程（ＳＴ１００）とゲート電極形成工程（ＳＴ１１
０）とドレイン電極およびソース電極形成工程（ＳＴ１
２０）から成っている。
【０００４】ゲート電極形成工程（ＳＴ１１０）は、ゲ
ート電極用メタル堆積工程（ＳＴ１１１）とレジストパ
ターニング工程（ＳＴ１１２）と反応性イオンエッチン
グ工程（ＳＴ１１３）とレジスト剥離工程（ＳＴ１１
４）から成っている。
ート電極用メタル堆積工程（ＳＴ１１１）とレジストパ
ターニング工程（ＳＴ１１２）と反応性イオンエッチン
グ工程（ＳＴ１１３）とレジスト剥離工程（ＳＴ１１
４）から成っている。
【０００５】ドレイン電極およびソース電極形成工程
（ＳＴ１２０）は、無機質絶縁膜堆積工程（ＳＴ１２
１）とドレイン電極およびソース電極窓開け工程（ＳＴ
１２２）とイメージリバースパターニングによるレジス
トパターニング工程（ＳＴ１２６）とドレインメタルお
よびソースメタル堆積工程（ＳＴ１２７）とリフトオフ
工程（ＳＴ１２８）から成っている。
（ＳＴ１２０）は、無機質絶縁膜堆積工程（ＳＴ１２
１）とドレイン電極およびソース電極窓開け工程（ＳＴ
１２２）とイメージリバースパターニングによるレジス
トパターニング工程（ＳＴ１２６）とドレインメタルお
よびソースメタル堆積工程（ＳＴ１２７）とリフトオフ
工程（ＳＴ１２８）から成っている。
【０００６】ドレイン電極およびソース電極窓開け工程
（ＳＴ１２２）は、レジストパターニング工程（ＳＴ１
２３）とドライエッチングによりゲート電極を形成する
部分の無機質絶縁膜をエッチングする工程（ＳＴ１２
４）とレジスト剥離工程（ＳＴ１２５）から成ってい
る。
（ＳＴ１２２）は、レジストパターニング工程（ＳＴ１
２３）とドライエッチングによりゲート電極を形成する
部分の無機質絶縁膜をエッチングする工程（ＳＴ１２
４）とレジスト剥離工程（ＳＴ１２５）から成ってい
る。
【０００７】ドレイン領域、ソース領域およびチャネル
層形成工程（ＳＴ１００）は、まず、アライメントマー
クが形成されたＧａＡｓ半導体基板にドレイン領域とソ
ース領域を構成する高不純物濃度活性層を形成するため
に、適当なマスクを通して、１６０ｋｅＶ，２．０×１
０13／ｃｍ2の高ドーズのＳｉ+イオン注入を行う。次
に、そのＧａＡｓ半導体基板にチャネル層を形成するた
めに、適当なマスクを通して、Ｓｉ+を１２０ｋｅＶ，
２．０×１０12／ｃｍ2でイオン注入する。その後、Ｇ
ａＡｓ半導体基板をアニール炉の中に入れ、アルシン
（ＡｓＨ3）雰囲気中で、８５０℃で約１５分間加熱す
る。それにより、Ｓｉイオンが活性化され、チャネル
層、ドレイン領域、ソース領域が形成される。
層形成工程（ＳＴ１００）は、まず、アライメントマー
クが形成されたＧａＡｓ半導体基板にドレイン領域とソ
ース領域を構成する高不純物濃度活性層を形成するため
に、適当なマスクを通して、１６０ｋｅＶ，２．０×１
０13／ｃｍ2の高ドーズのＳｉ+イオン注入を行う。次
に、そのＧａＡｓ半導体基板にチャネル層を形成するた
めに、適当なマスクを通して、Ｓｉ+を１２０ｋｅＶ，
２．０×１０12／ｃｍ2でイオン注入する。その後、Ｇ
ａＡｓ半導体基板をアニール炉の中に入れ、アルシン
（ＡｓＨ3）雰囲気中で、８５０℃で約１５分間加熱す
る。それにより、Ｓｉイオンが活性化され、チャネル
層、ドレイン領域、ソース領域が形成される。
【０００８】ゲート電極形成工程（ＳＴ１１０）は、次
のように行われる。図８は、ゲート電極形成工程（ＳＴ
１１０）の各工程でのＧａＡｓ半導体基板の断面図であ
る。
のように行われる。図８は、ゲート電極形成工程（ＳＴ
１１０）の各工程でのＧａＡｓ半導体基板の断面図であ
る。
【０００９】ゲート電極用メタル堆積工程（ＳＴ１１
１）では、ゲートメタルは、図８（ａ）において、チャ
ネル層１００、ドレイン領域１０１、ソース領域１０２
が形成されたＧａＡｓ半導体基板１０３に、例えば、チ
タンタングステン（Ｔｉ／Ｗ）１０４を３０００オング
ストロームの膜厚でスパッタリングにより成膜する。そ
の後、図８（ｂ）において、レジスト１０５でレジスト
パターニングを行い（ＳＴ１１２）、図８（ｃ）におい
て、反応性イオンエッチング（ＲＩＥ）によりチタンタ
ングステン（Ｔｉ／Ｗ）１０４をエッチングする（ＳＴ
１１３）。その後、レジストを除去することにより（Ｓ
Ｔ１１４）、ゲート電極１０６を形成する。（図８
（ｄ））。
１）では、ゲートメタルは、図８（ａ）において、チャ
ネル層１００、ドレイン領域１０１、ソース領域１０２
が形成されたＧａＡｓ半導体基板１０３に、例えば、チ
タンタングステン（Ｔｉ／Ｗ）１０４を３０００オング
ストロームの膜厚でスパッタリングにより成膜する。そ
の後、図８（ｂ）において、レジスト１０５でレジスト
パターニングを行い（ＳＴ１１２）、図８（ｃ）におい
て、反応性イオンエッチング（ＲＩＥ）によりチタンタ
ングステン（Ｔｉ／Ｗ）１０４をエッチングする（ＳＴ
１１３）。その後、レジストを除去することにより（Ｓ
Ｔ１１４）、ゲート電極１０６を形成する。（図８
（ｄ））。
【００１０】ドレイン電極およびソース電極形成工程
（ＳＴ１２０）は、次のように行われる。図９と図１０
は、ドレイン電極およびソース電極形成工程（ＳＴ１２
０）の各工程でのＧａＡｓ半導体基板の断面図である。
（ＳＴ１２０）は、次のように行われる。図９と図１０
は、ドレイン電極およびソース電極形成工程（ＳＴ１２
０）の各工程でのＧａＡｓ半導体基板の断面図である。
【００１１】無機質絶縁膜堆積工程（ＳＴ１２１）は、
図９（ａ）において、図８（ｄ）で示したチャネル層１
００、ドレイン領域１０１、ソース領域１０２が形成さ
れ、ゲート電極１０６が形成されたＧａＡｓ半導体基板
１０３の上にプラズマＣＶＤにより、３６００オングス
トロームの膜厚のＳｉＯ2膜１０７を無機質絶縁膜とし
て成膜する。
図９（ａ）において、図８（ｄ）で示したチャネル層１
００、ドレイン領域１０１、ソース領域１０２が形成さ
れ、ゲート電極１０６が形成されたＧａＡｓ半導体基板
１０３の上にプラズマＣＶＤにより、３６００オングス
トロームの膜厚のＳｉＯ2膜１０７を無機質絶縁膜とし
て成膜する。
【００１２】ドレイン電極およびソース電極窓開け工程
（ＳＴ１２２）は、まず、図９（ｂ）において、ＧａＡ
ｓ半導体基板１０３上に堆積した無機質絶縁膜であるＳ
ｉＯ 2膜１０７の上にレジスト１０８をスピンコータな
どにより、均一に塗布する。次に、ドレイン電極および
ソース電極を形成する部分が光を通すようになっている
マスクをＧａＡｓ半導体基板１０３上の無機質絶縁膜で
あるＳｉＯ2膜１０７上のレジスト１０８に密着させ、
レジスト１０８が反応する波長の光により露光し、その
後、現像液に浸けることによりレジストの露光された部
分が溶け、開口１０９，１１０を形成する（ＳＴ１２
３）。そして、リンス液により現像液を洗浄する。
（ＳＴ１２２）は、まず、図９（ｂ）において、ＧａＡ
ｓ半導体基板１０３上に堆積した無機質絶縁膜であるＳ
ｉＯ 2膜１０７の上にレジスト１０８をスピンコータな
どにより、均一に塗布する。次に、ドレイン電極および
ソース電極を形成する部分が光を通すようになっている
マスクをＧａＡｓ半導体基板１０３上の無機質絶縁膜で
あるＳｉＯ2膜１０７上のレジスト１０８に密着させ、
レジスト１０８が反応する波長の光により露光し、その
後、現像液に浸けることによりレジストの露光された部
分が溶け、開口１０９，１１０を形成する（ＳＴ１２
３）。そして、リンス液により現像液を洗浄する。
【００１３】その後、レジスト１０８中に存在する現像
液あるいはリンス液を除き、レジスト１０８と無機質絶
縁膜であるＳｉＯ2膜１０７との接着性を増すため、ポ
ストベークを行う。
液あるいはリンス液を除き、レジスト１０８と無機質絶
縁膜であるＳｉＯ2膜１０７との接着性を増すため、ポ
ストベークを行う。
【００１４】次に、図９（ｃ）において、反応性イオン
エッチング（ＲＩＥ）により、レジスト１０８の開口部
１０９，１１０のＳｉＯ2を除去する（ＳＴ１２４）。
そして、図９（ｄ）において、レジストを除去する（Ｓ
Ｔ１２５）。
エッチング（ＲＩＥ）により、レジスト１０８の開口部
１０９，１１０のＳｉＯ2を除去する（ＳＴ１２４）。
そして、図９（ｄ）において、レジストを除去する（Ｓ
Ｔ１２５）。
【００１５】その後、図１０（ａ）において、レジスト
１１１を塗布し、イメージリバースパターニングを行っ
てレジストパターンを形成する（ＳＴ１２６）。ドレイ
ンメタルおよびソースメタルは、図１０（ｂ）におい
て、例えば、ＡｕＧｅ／Ｎｉ／Ａｕ膜１１２を３６００
オングストロームの膜厚に蒸着して成膜する（ＳＴ１２
７）。その後、リフトオフすることにより（ＳＴ１２
８）、ドレイン電極１１３およびソース電極１１４を形
成する。（図１０（ｃ））。
１１１を塗布し、イメージリバースパターニングを行っ
てレジストパターンを形成する（ＳＴ１２６）。ドレイ
ンメタルおよびソースメタルは、図１０（ｂ）におい
て、例えば、ＡｕＧｅ／Ｎｉ／Ａｕ膜１１２を３６００
オングストロームの膜厚に蒸着して成膜する（ＳＴ１２
７）。その後、リフトオフすることにより（ＳＴ１２
８）、ドレイン電極１１３およびソース電極１１４を形
成する。（図１０（ｃ））。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法においては、ゲート電極形成
工程と、ドレイン電極およびソース電極形成工程では、
各レジストパターン用マスクのアライメントマークとＧ
ａＡｓウエハのアライメントマークをステッパーを用い
て合わせた後、露光を行う必要がある。電極形成には、
数回の各レジストパターン用マスクを使用するが、その
精度は、各レジストパターン用マスクのアライメントマ
ークの形状、位置等の精度、アライメントマーク合わせ
こみの精度などのステッパーの能力等の影響に依存す
る。それゆえ、当然、露光回数が多いほど、ＭＥＳＦＥ
Ｔの電極形成用絶縁膜触刻部の位置の精度は、悪くなり
完成した半導体装置のトランジスタ特性がウエハ上でば
らつきを伴い、安定しないという問題点を生じていた。
来の半導体装置の製造方法においては、ゲート電極形成
工程と、ドレイン電極およびソース電極形成工程では、
各レジストパターン用マスクのアライメントマークとＧ
ａＡｓウエハのアライメントマークをステッパーを用い
て合わせた後、露光を行う必要がある。電極形成には、
数回の各レジストパターン用マスクを使用するが、その
精度は、各レジストパターン用マスクのアライメントマ
ークの形状、位置等の精度、アライメントマーク合わせ
こみの精度などのステッパーの能力等の影響に依存す
る。それゆえ、当然、露光回数が多いほど、ＭＥＳＦＥ
Ｔの電極形成用絶縁膜触刻部の位置の精度は、悪くなり
完成した半導体装置のトランジスタ特性がウエハ上でば
らつきを伴い、安定しないという問題点を生じていた。
【００１７】本発明の目的は、上記問題を解決するた
め、ＧａＡｓ半導体プロセスにおいて、ドレイン電極と
ゲート電極とソース電極間のアライメント精度を向上さ
せ、トランジスタ特性がウエハ上でばらつきのない半導
体装置の製造方法を提供することにある。
め、ＧａＡｓ半導体プロセスにおいて、ドレイン電極と
ゲート電極とソース電極間のアライメント精度を向上さ
せ、トランジスタ特性がウエハ上でばらつきのない半導
体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段および作用】本発明に係る
半導体装置の製造方法は、上記の目的を達成するため
に、次のように構成される。
半導体装置の製造方法は、上記の目的を達成するため
に、次のように構成される。
【００１９】第１の半導体装置の製造方法（請求項１に
対応）は、ＧａＡｓ半導体基板に複数回のイオン注入工
程と少なくとも１回のアニール工程によって形成され
た、ドレイン電極と接合するドレイン領域を構成する高
不純物濃度活性層と、ソース電極と接合するソース領域
を構成する高不純物濃度活性層と、ドレイン領域を構成
する高不純物濃度活性層とソース領域を構成する高不純
物濃度活性層に介在してゲート電極と接合するチャネル
層を備えた半導体装置の製造方法において、ドレイン領
域とソース領域とチャネル層上に無機質絶縁膜を堆積す
る工程と、ゲート電極を形成する工程と、ドレイン電極
とソース電極を形成する工程を有する半導体装置の製造
方法であって、無機質絶縁膜を堆積する工程後、ゲート
電極を形成する工程およびドレイン電極とソース電極を
形成する工程の前工程として無機質絶縁膜上にゲート電
極とドレイン電極とソース電極を形成するための電極形
成用絶縁膜触刻部を一括して形成する工程を有すること
で特徴づけられる。
対応）は、ＧａＡｓ半導体基板に複数回のイオン注入工
程と少なくとも１回のアニール工程によって形成され
た、ドレイン電極と接合するドレイン領域を構成する高
不純物濃度活性層と、ソース電極と接合するソース領域
を構成する高不純物濃度活性層と、ドレイン領域を構成
する高不純物濃度活性層とソース領域を構成する高不純
物濃度活性層に介在してゲート電極と接合するチャネル
層を備えた半導体装置の製造方法において、ドレイン領
域とソース領域とチャネル層上に無機質絶縁膜を堆積す
る工程と、ゲート電極を形成する工程と、ドレイン電極
とソース電極を形成する工程を有する半導体装置の製造
方法であって、無機質絶縁膜を堆積する工程後、ゲート
電極を形成する工程およびドレイン電極とソース電極を
形成する工程の前工程として無機質絶縁膜上にゲート電
極とドレイン電極とソース電極を形成するための電極形
成用絶縁膜触刻部を一括して形成する工程を有すること
で特徴づけられる。
【００２０】第１の半導体装置の製造方法によれば、ゲ
ート電極を形成する工程およびドレイン電極とソース電
極を形成する工程の前工程として無機質絶縁膜上にゲー
ト電極とドレイン電極とソース電極を形成するための電
極形成用絶縁膜触刻部を一括して形成する工程を有する
ため、ソース電極とゲート電極とドレイン電極間パター
ン精度を向上することができる。それにより、半導体装
置のトランジスタ特性にばらつきがなく安定にすること
ができる。
ート電極を形成する工程およびドレイン電極とソース電
極を形成する工程の前工程として無機質絶縁膜上にゲー
ト電極とドレイン電極とソース電極を形成するための電
極形成用絶縁膜触刻部を一括して形成する工程を有する
ため、ソース電極とゲート電極とドレイン電極間パター
ン精度を向上することができる。それにより、半導体装
置のトランジスタ特性にばらつきがなく安定にすること
ができる。
【００２１】第２の半導体装置の製造方法（請求項２に
対応）は、上記の方法において、好ましくは電極形成用
絶縁膜触刻部を一括して形成する工程において用いるレ
ジストパターニング用マスクの枚数は、１枚であること
で特徴づけられる。
対応）は、上記の方法において、好ましくは電極形成用
絶縁膜触刻部を一括して形成する工程において用いるレ
ジストパターニング用マスクの枚数は、１枚であること
で特徴づけられる。
【００２２】第２の半導体装置の製造方法によれば、電
極形成用絶縁膜触刻部を一括して形成する工程において
用いるレジストパターニング用マスクの枚数は、１枚で
あるため、ソース電極とゲート電極とドレイン電極間パ
ターン精度を向上することができる。
極形成用絶縁膜触刻部を一括して形成する工程において
用いるレジストパターニング用マスクの枚数は、１枚で
あるため、ソース電極とゲート電極とドレイン電極間パ
ターン精度を向上することができる。
【００２３】第３の半導体装置の製造方法（請求項３に
対応）は、上記の方法において、好ましくは電極形成用
絶縁膜触刻部を一括して形成する工程は、レジストパタ
ーニング用マスクを用いて第１のレジストパターニング
をする工程と、ドライエッチングにより無機質絶縁膜に
触刻部を形成する工程と、触刻部を形成する工程の後、
レジストパターンを除去する工程と、を有することで特
徴づけられる。
対応）は、上記の方法において、好ましくは電極形成用
絶縁膜触刻部を一括して形成する工程は、レジストパタ
ーニング用マスクを用いて第１のレジストパターニング
をする工程と、ドライエッチングにより無機質絶縁膜に
触刻部を形成する工程と、触刻部を形成する工程の後、
レジストパターンを除去する工程と、を有することで特
徴づけられる。
【００２４】第４の半導体装置の製造方法（請求項４に
対応）は、上記の方法において、好ましくは触刻部を形
成する工程において、触刻部の深さは、無機質絶縁膜の
膜厚より小さいことで特徴づけられる。
対応）は、上記の方法において、好ましくは触刻部を形
成する工程において、触刻部の深さは、無機質絶縁膜の
膜厚より小さいことで特徴づけられる。
【００２５】第４の半導体装置の製造方法によれば、触
刻部を形成する工程において、触刻部の深さは、無機質
絶縁膜の膜厚より小さいため、プラズマによるチャネル
層、ドレイン領域およびソース領域へのダメージを生じ
ない。それにより、ダメージによる半導体装置のトラン
ジスタ特性にばらつくがなく安定にすることができる。
刻部を形成する工程において、触刻部の深さは、無機質
絶縁膜の膜厚より小さいため、プラズマによるチャネル
層、ドレイン領域およびソース領域へのダメージを生じ
ない。それにより、ダメージによる半導体装置のトラン
ジスタ特性にばらつくがなく安定にすることができる。
【００２６】第５の半導体装置の製造方法（請求項５に
対応）は、上記の方法において、好ましくはドライエッ
チングが、反応性イオンエッチング（ＲＩＥ）であるこ
とで特徴づけられる。
対応）は、上記の方法において、好ましくはドライエッ
チングが、反応性イオンエッチング（ＲＩＥ）であるこ
とで特徴づけられる。
【００２７】第５の半導体装置の製造方法によれば、ド
ライエッチングが反応性イオンエッチング（ＲＩＥ）で
あるため、異方性に優れた微細パターンの加工が可能で
ある。
ライエッチングが反応性イオンエッチング（ＲＩＥ）で
あるため、異方性に優れた微細パターンの加工が可能で
ある。
【００２８】第６の半導体装置の製造方法（請求項６に
対応）は、上記の方法において、好ましくは無機質絶縁
膜は、シリコン酸化膜またはシリコン窒化膜であること
で特徴づけられる。
対応）は、上記の方法において、好ましくは無機質絶縁
膜は、シリコン酸化膜またはシリコン窒化膜であること
で特徴づけられる。
【００２９】第６の半導体装置の製造方法によれば、無
機質絶縁膜がシリコン酸化膜あるいはシリコン窒化膜で
あるため、熱ＣＶＤ、プラズマＣＶＤ、スパッタ法によ
り容易に形成することができる。また、基板との熱的安
定性、緻密性、密着性、耐クラック性、基板構成物質の
無機質絶縁膜中への拡散がない。
機質絶縁膜がシリコン酸化膜あるいはシリコン窒化膜で
あるため、熱ＣＶＤ、プラズマＣＶＤ、スパッタ法によ
り容易に形成することができる。また、基板との熱的安
定性、緻密性、密着性、耐クラック性、基板構成物質の
無機質絶縁膜中への拡散がない。
【００３０】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面に基づいて説明する。
添付図面に基づいて説明する。
【００３１】実施形態で説明される構成、形状、大きさ
および配置関係については本発明が理解・実施できる程
度に概略的に示したものにすぎず、また数値および各構
成の組成（材質）については例示にすぎない。従って本
発明は、以下に説明される実施形態に限定されるもので
はなく、特許請求の範囲に示される技術的思想の範囲を
逸脱しない限り様々な形態に変更することができる。
および配置関係については本発明が理解・実施できる程
度に概略的に示したものにすぎず、また数値および各構
成の組成（材質）については例示にすぎない。従って本
発明は、以下に説明される実施形態に限定されるもので
はなく、特許請求の範囲に示される技術的思想の範囲を
逸脱しない限り様々な形態に変更することができる。
【００３２】図１と図２は、本発明の実施形態に係る半
導体装置の製造方法によりＧａＡｓ電界効果トランジス
タ（ＧａＡｓＭＥＳＦＥＴ）を製造する工程を示すフロ
ーチャートである。ＧａＡｓＭＥＳＦＥＴの製造工程
は、ドレイン領域、ソース領域およびチャネル層形成工
程（ＳＴ１０）と無機質絶縁膜堆積工程（ＳＴ１１）と
電極形成用絶縁膜触刻部一括形成工程（ＳＴ２０）とゲ
ート電極形成工程（ＳＴ３０）とドレイン電極およびソ
ース電極形成工程（ＳＴ４０）から成っている。
導体装置の製造方法によりＧａＡｓ電界効果トランジス
タ（ＧａＡｓＭＥＳＦＥＴ）を製造する工程を示すフロ
ーチャートである。ＧａＡｓＭＥＳＦＥＴの製造工程
は、ドレイン領域、ソース領域およびチャネル層形成工
程（ＳＴ１０）と無機質絶縁膜堆積工程（ＳＴ１１）と
電極形成用絶縁膜触刻部一括形成工程（ＳＴ２０）とゲ
ート電極形成工程（ＳＴ３０）とドレイン電極およびソ
ース電極形成工程（ＳＴ４０）から成っている。
【００３３】電極形成用絶縁膜触刻部一括形成工程（Ｓ
Ｔ２０）は、第１のレジストパターニング工程（ＳＴ２
１）とドライエッチングによりゲート電極とドレイン電
極とソース電極を形成する部分の第１の開口により露出
する無機質絶縁膜を所定の膜厚までエッチングして触刻
部を形成する工程（ＳＴ２２）と第１のレジスト剥離工
程（ＳＴ２３）から成っている。
Ｔ２０）は、第１のレジストパターニング工程（ＳＴ２
１）とドライエッチングによりゲート電極とドレイン電
極とソース電極を形成する部分の第１の開口により露出
する無機質絶縁膜を所定の膜厚までエッチングして触刻
部を形成する工程（ＳＴ２２）と第１のレジスト剥離工
程（ＳＴ２３）から成っている。
【００３４】ゲート電極形成工程（ＳＴ３０）は、イメ
ージリバースパターニングにより、第１のレジストパタ
ーンのゲート電極形成用の第１の開口の位置と同一の箇
所に第１の開口より開口幅の広い第２の開口を有する第
２のレジストパターニング工程（ＳＴ３１）とアッシン
グ工程（ＳＴ３２）とウェットエッチングによりゲート
電極形成用の第１の開口により露出していた所定の膜厚
の無機質絶縁膜を取り除くまでエッチングする工程（Ｓ
Ｔ３３）とゲート電極用メタル堆積工程（ＳＴ３４）と
リフトオフ工程（ＳＴ３５）から成っている。
ージリバースパターニングにより、第１のレジストパタ
ーンのゲート電極形成用の第１の開口の位置と同一の箇
所に第１の開口より開口幅の広い第２の開口を有する第
２のレジストパターニング工程（ＳＴ３１）とアッシン
グ工程（ＳＴ３２）とウェットエッチングによりゲート
電極形成用の第１の開口により露出していた所定の膜厚
の無機質絶縁膜を取り除くまでエッチングする工程（Ｓ
Ｔ３３）とゲート電極用メタル堆積工程（ＳＴ３４）と
リフトオフ工程（ＳＴ３５）から成っている。
【００３５】ドレイン電極およびソース電極形成工程
（ＳＴ４０）は、イメージリバースパターニングにより
第１のレジストパターンのドレイン電極およびソース電
極用の第１の開口の位置と同一の箇所に第１の開口より
開口幅の広い第２の開口を有する第２のレジストパター
ニング工程（ＳＴ４１）とアッシング工程（ＳＴ４２）
とウェットエッチングにより第１の開口により露出して
いた所定の膜厚の残りの無機質絶縁膜をエッチングする
工程（ＳＴ４３）とドレインメタルおよびソースメタル
堆積工程（ＳＴ４４）とリフトオフ工程（ＳＴ４５）か
ら成っている。
（ＳＴ４０）は、イメージリバースパターニングにより
第１のレジストパターンのドレイン電極およびソース電
極用の第１の開口の位置と同一の箇所に第１の開口より
開口幅の広い第２の開口を有する第２のレジストパター
ニング工程（ＳＴ４１）とアッシング工程（ＳＴ４２）
とウェットエッチングにより第１の開口により露出して
いた所定の膜厚の残りの無機質絶縁膜をエッチングする
工程（ＳＴ４３）とドレインメタルおよびソースメタル
堆積工程（ＳＴ４４）とリフトオフ工程（ＳＴ４５）か
ら成っている。
【００３６】ドレイン領域、ソース領域およびチャネル
層形成工程（ＳＴ１０）は、従来の技術と同様に、ま
ず、アライメントマークが形成されたＧａＡｓ半導体基
板にドレイン領域とソース領域を構成する高不純物濃度
活性層を形成するために、適当なマスクを通して、１６
０ｋｅＶ，２．０×１０13／ｃｍ2の高ドーズのＳｉ+イ
オン注入を行う。次に、そのＧａＡｓ半導体基板にチャ
ネル層を形成するために、適当なマスクを通して、Ｓｉ
+を１２０ｋｅＶ，２．０×１０12／ｃｍ2でイオン注入
する。その後、キャップ膜としてＧａＡｓ半導体基板上
にＳｉＯX膜を成膜し、そのＧａＡｓ半導体基板をアニ
ール炉の中に入れ、水素（Ｈ2）雰囲気中で、８５０℃
で約１５分間加熱する。それにより、Ｓｉイオンが活性
化され、チャネル層、ドレイン領域、ソース領域が形成
される。
層形成工程（ＳＴ１０）は、従来の技術と同様に、ま
ず、アライメントマークが形成されたＧａＡｓ半導体基
板にドレイン領域とソース領域を構成する高不純物濃度
活性層を形成するために、適当なマスクを通して、１６
０ｋｅＶ，２．０×１０13／ｃｍ2の高ドーズのＳｉ+イ
オン注入を行う。次に、そのＧａＡｓ半導体基板にチャ
ネル層を形成するために、適当なマスクを通して、Ｓｉ
+を１２０ｋｅＶ，２．０×１０12／ｃｍ2でイオン注入
する。その後、キャップ膜としてＧａＡｓ半導体基板上
にＳｉＯX膜を成膜し、そのＧａＡｓ半導体基板をアニ
ール炉の中に入れ、水素（Ｈ2）雰囲気中で、８５０℃
で約１５分間加熱する。それにより、Ｓｉイオンが活性
化され、チャネル層、ドレイン領域、ソース領域が形成
される。
【００３７】電極形成用絶縁膜触刻部一括形成工程（Ｓ
Ｔ２０）は、次のように行われる。図３は、電極形成用
絶縁膜触刻部一括形成工程（ＳＴ２０）の各工程でのＧ
ａＡｓ半導体基板の断面図である。
Ｔ２０）は、次のように行われる。図３は、電極形成用
絶縁膜触刻部一括形成工程（ＳＴ２０）の各工程でのＧ
ａＡｓ半導体基板の断面図である。
【００３８】まず、無機質絶縁膜堆積工程（ＳＴ１１）
において、図３（ａ）で示すように、チャネル層１０、
ドレイン領域１１、ソース領域１２が形成されたＧａＡ
ｓ半導体基板１３にプラズマＣＶＤにより、３０００オ
ングストロームの膜厚のＳｉＯ2膜１４を無機質絶縁膜
として成膜する。
において、図３（ａ）で示すように、チャネル層１０、
ドレイン領域１１、ソース領域１２が形成されたＧａＡ
ｓ半導体基板１３にプラズマＣＶＤにより、３０００オ
ングストロームの膜厚のＳｉＯ2膜１４を無機質絶縁膜
として成膜する。
【００３９】第１のレジストパターニング工程（ＳＴ２
１）は、まず、図３（ｂ）において、ＧａＡｓ半導体基
板１３上に堆積した無機質絶縁膜であるＳｉＯ2膜１４
の上に第１のレジスト１５をスピンコータなどにより、
均一に塗布する。次に、ゲート電極とドレイン電極とソ
ース電極を形成する部分が光を通すようになっているマ
スクをＧａＡｓ半導体基板１３上の無機質絶縁膜である
ＳｉＯ2膜１４上のレジスト１５に密着させ、レジスト
１５が反応する波長の光により露光し、その後、現像液
に浸けることによりレジストの露光された部分が溶け、
ゲート電極形成用の第１の開口１６とドレイン電極形成
用の第１の開口１７とソース電極形成用の第１の開口１
８を形成する（ＳＴ２１）。そして、リンス液により現
像液を洗浄する。
１）は、まず、図３（ｂ）において、ＧａＡｓ半導体基
板１３上に堆積した無機質絶縁膜であるＳｉＯ2膜１４
の上に第１のレジスト１５をスピンコータなどにより、
均一に塗布する。次に、ゲート電極とドレイン電極とソ
ース電極を形成する部分が光を通すようになっているマ
スクをＧａＡｓ半導体基板１３上の無機質絶縁膜である
ＳｉＯ2膜１４上のレジスト１５に密着させ、レジスト
１５が反応する波長の光により露光し、その後、現像液
に浸けることによりレジストの露光された部分が溶け、
ゲート電極形成用の第１の開口１６とドレイン電極形成
用の第１の開口１７とソース電極形成用の第１の開口１
８を形成する（ＳＴ２１）。そして、リンス液により現
像液を洗浄する。
【００４０】その後、第１のレジスト１５中に存在する
現像液あるいはリンス液を除き、第１のレジスト１５と
無機質絶縁膜であるＳｉＯ2膜１４との接着性を増すた
め、ポストベークを行う。
現像液あるいはリンス液を除き、第１のレジスト１５と
無機質絶縁膜であるＳｉＯ2膜１４との接着性を増すた
め、ポストベークを行う。
【００４１】次に、図３（ｃ）において、反応性イオン
エッチング（ＲＩＥ）により、触刻部の深さが無機質絶
縁膜の膜厚より小さくなるように、レジスト１５の第１
の開口部１６，１７，１８のＳｉＯ2を５００オングス
トロームのＳｉＯ2膜を残すようにエッチングして触刻
部１９，２０，２１を形成する（ＳＴ２２）。その後、
図３（ｄ）において、第１のレジスト１５を剥離する
（ＳＴ２３）。このように、電極形成用絶縁膜触刻部一
括形成工程で用いるレジストパターニング用マスクの枚
数は１枚であるため、ソース電極とゲート電極とドレイ
ン電極間パターン精度を向上することができる。
エッチング（ＲＩＥ）により、触刻部の深さが無機質絶
縁膜の膜厚より小さくなるように、レジスト１５の第１
の開口部１６，１７，１８のＳｉＯ2を５００オングス
トロームのＳｉＯ2膜を残すようにエッチングして触刻
部１９，２０，２１を形成する（ＳＴ２２）。その後、
図３（ｄ）において、第１のレジスト１５を剥離する
（ＳＴ２３）。このように、電極形成用絶縁膜触刻部一
括形成工程で用いるレジストパターニング用マスクの枚
数は１枚であるため、ソース電極とゲート電極とドレイ
ン電極間パターン精度を向上することができる。
【００４２】図４は、ゲート電極形成工程（ＳＴ３０）
の各工程でのＧａＡｓ半導体基板の断面図である。ゲー
ト電極形成工程（ＳＴ３０）では、図４（ａ）において
イメージリバースパターニングにより、第１のレジスト
パターンのゲート電極形成用の第１の開口１６の位置と
同一の箇所に第１の開口１６より開口幅の広い第２の開
口２２を有する第２のレジストパターン２３を形成する
（ＳＴ３１）。
の各工程でのＧａＡｓ半導体基板の断面図である。ゲー
ト電極形成工程（ＳＴ３０）では、図４（ａ）において
イメージリバースパターニングにより、第１のレジスト
パターンのゲート電極形成用の第１の開口１６の位置と
同一の箇所に第１の開口１６より開口幅の広い第２の開
口２２を有する第２のレジストパターン２３を形成する
（ＳＴ３１）。
【００４３】この第２のレジストパターン２３を形成す
る工程では、まず、ポジ型レジストをウエハ全面に塗布
する。次に、紫外線によりゲート電極を形成する第１の
開口１６上に第１の開口１６より広くネガ露光する。次
に、イメージリバース処理として、１１０℃のベークを
行い、その後、ウエハ全面に紫外線露光を行い現像を行
ってレジスト膜のネガ露光時の未感光部を除去する。こ
れにより、第１の開口１６上に開口幅が広くかつリフト
オフが可能であるようにアンダーカット形状を有する第
２の開口２２が形成される。
る工程では、まず、ポジ型レジストをウエハ全面に塗布
する。次に、紫外線によりゲート電極を形成する第１の
開口１６上に第１の開口１６より広くネガ露光する。次
に、イメージリバース処理として、１１０℃のベークを
行い、その後、ウエハ全面に紫外線露光を行い現像を行
ってレジスト膜のネガ露光時の未感光部を除去する。こ
れにより、第１の開口１６上に開口幅が広くかつリフト
オフが可能であるようにアンダーカット形状を有する第
２の開口２２が形成される。
【００４４】次に、現像残査を除去するために、プラズ
マアッシング装置により酸素（Ｏ2）プラズマを発生さ
せて、アッシングを行う（ＳＴ３２）。その後、図４
（ｂ）において触刻部１９の残りの５００オングストロ
ームの厚さのＳｉＯ2膜をバッファードふっ酸（ＢＨ
Ｆ）によるウェットエッチングによって除去する（ＳＴ
３３）。そのとき、第２の開口２２により露出した部分
のＳｉＯ2膜も上部がエッチングされる。
マアッシング装置により酸素（Ｏ2）プラズマを発生さ
せて、アッシングを行う（ＳＴ３２）。その後、図４
（ｂ）において触刻部１９の残りの５００オングストロ
ームの厚さのＳｉＯ2膜をバッファードふっ酸（ＢＨ
Ｆ）によるウェットエッチングによって除去する（ＳＴ
３３）。そのとき、第２の開口２２により露出した部分
のＳｉＯ2膜も上部がエッチングされる。
【００４５】ゲート電極用メタル堆積工程（ＳＴ３４）
では、ゲートメタルは、図４（ｃ）において、例えば、
チタン金チタン（Ｔｉ／Ａｕ／Ｔｉ）２４を３０００オ
ングストロームの膜厚で蒸着法により成膜する。その
後、図４（ｄ）においてリフトオフ（ＳＴ３５）によ
り、ゲート電極２５を形成する。これにより、ゲート電
極２５がＴ型となるため、電極の端からの薬液のしみ込
みを防ぐことができる。また、平坦度も向上する。
では、ゲートメタルは、図４（ｃ）において、例えば、
チタン金チタン（Ｔｉ／Ａｕ／Ｔｉ）２４を３０００オ
ングストロームの膜厚で蒸着法により成膜する。その
後、図４（ｄ）においてリフトオフ（ＳＴ３５）によ
り、ゲート電極２５を形成する。これにより、ゲート電
極２５がＴ型となるため、電極の端からの薬液のしみ込
みを防ぐことができる。また、平坦度も向上する。
【００４６】ドレイン電極およびソース電極形成工程
（ＳＴ４０）は、次のように行われる。図５は、ドレイ
ン電極およびソース電極形成工程（ＳＴ４０）の各工程
でのＧａＡｓ半導体基板の断面図である。
（ＳＴ４０）は、次のように行われる。図５は、ドレイ
ン電極およびソース電極形成工程（ＳＴ４０）の各工程
でのＧａＡｓ半導体基板の断面図である。
【００４７】図５（ａ）においてイメージリバースパタ
ーニングにより、第１のレジストパターンのドレイン電
極、ソース電極形成用の第１の開口１７，１８の位置と
同一の箇所に第１の開口より開口幅の広い第２の開口２
６，２７を有する第２のレジストパターン２８を形成す
る（ＳＴ４１）。
ーニングにより、第１のレジストパターンのドレイン電
極、ソース電極形成用の第１の開口１７，１８の位置と
同一の箇所に第１の開口より開口幅の広い第２の開口２
６，２７を有する第２のレジストパターン２８を形成す
る（ＳＴ４１）。
【００４８】この第２のレジストパターン２８を形成す
る工程では、まず、ポジ型レジストをウエハ全面に塗布
する。次に、紫外線によりゲート電極を形成する第１の
開口１７，１８上に第１の開口より広くネガ露光する。
次に、イメージリバース処理として、１１０℃のベーク
を行い、その後、ウエハ全面に紫外線露光を行い現像を
行ってレジスト膜のネガ露光時の未感光部を除去する。
これにより、第１の開口上に開口幅が広くかつリフトオ
フが可能であるようにアンダーカット形状を有する第２
の開口２６，２７が形成される。
る工程では、まず、ポジ型レジストをウエハ全面に塗布
する。次に、紫外線によりゲート電極を形成する第１の
開口１７，１８上に第１の開口より広くネガ露光する。
次に、イメージリバース処理として、１１０℃のベーク
を行い、その後、ウエハ全面に紫外線露光を行い現像を
行ってレジスト膜のネガ露光時の未感光部を除去する。
これにより、第１の開口上に開口幅が広くかつリフトオ
フが可能であるようにアンダーカット形状を有する第２
の開口２６，２７が形成される。
【００４９】次に、現像残査を除去するために、プラズ
マアッシング装置により酸素（Ｏ2）プラズマを発生さ
せて、アッシングを行う（ＳＴ４２）。その後、図５
（ｂ）において、触刻部２０，２１の残りの５００オン
グストロームの厚さのＳｉＯ2膜をバッファードふっ酸
（ＢＨＦ）によるウェットエッチングによって除去する
（ＳＴ４３）。そのとき、第２の開口２６，２７により
露出した部分のＳｉＯ2膜も上部がエッチングされる。
マアッシング装置により酸素（Ｏ2）プラズマを発生さ
せて、アッシングを行う（ＳＴ４２）。その後、図５
（ｂ）において、触刻部２０，２１の残りの５００オン
グストロームの厚さのＳｉＯ2膜をバッファードふっ酸
（ＢＨＦ）によるウェットエッチングによって除去する
（ＳＴ４３）。そのとき、第２の開口２６，２７により
露出した部分のＳｉＯ2膜も上部がエッチングされる。
【００５０】次に、図５（ｃ）において、ドレインメタ
ルおよびソースメタルとして、例えば、ＡｕＧｅ／Ｎｉ
／Ａｕ膜２９を３０００オングストロームの膜厚で蒸着
により成膜する（ＳＴ４４）。その後、リフトオフ技術
により（ＳＴ４５）、ドレイン領域およびソース領域以
外のメタルを剥離することにより、ドレインメタル電極
３０およびソースメタル電極３１を形成する（図５
（ｄ））。これにより、ゲート電極がＴ型となるため、
電極の端からの薬液のしみ込みを防ぐことができる。ま
た、平坦度も向上する。
ルおよびソースメタルとして、例えば、ＡｕＧｅ／Ｎｉ
／Ａｕ膜２９を３０００オングストロームの膜厚で蒸着
により成膜する（ＳＴ４４）。その後、リフトオフ技術
により（ＳＴ４５）、ドレイン領域およびソース領域以
外のメタルを剥離することにより、ドレインメタル電極
３０およびソースメタル電極３１を形成する（図５
（ｄ））。これにより、ゲート電極がＴ型となるため、
電極の端からの薬液のしみ込みを防ぐことができる。ま
た、平坦度も向上する。
【００５１】このように、電極形成用絶縁膜触刻部をゲ
ート電極形成用とドレイン電極形成用とソース電極形成
用とで一括して形成するため、ソース電極とゲート電極
とドレイン電極の間のパターン精度を向上することがで
き、ＭＥＳＦＥＴのパターン精度を完成した半導体装置
のトランジスタ特性を安定することができる。また、第
１の開口１６，１７，１８により露出する無機質絶縁膜
であるＳｉＯ2を所定の膜厚になるまでドライエッチン
グによりエッチングして触刻部を形成する工程と、第１
の開口上に第１の開口幅よりも広い第２の開口を形成し
た後に、第１の開口により露出していた所定の膜厚の無
機質絶縁膜を取り除くまでウェットエッチングによりエ
ッチングする工程によりエッチングするため、プラズマ
によるドレイン領域およびソース領域へのダメージを生
じない。それにより、ダメージによる半導体装置のトラ
ンジスタ特性にばらつきがなくなり安定となる。
ート電極形成用とドレイン電極形成用とソース電極形成
用とで一括して形成するため、ソース電極とゲート電極
とドレイン電極の間のパターン精度を向上することがで
き、ＭＥＳＦＥＴのパターン精度を完成した半導体装置
のトランジスタ特性を安定することができる。また、第
１の開口１６，１７，１８により露出する無機質絶縁膜
であるＳｉＯ2を所定の膜厚になるまでドライエッチン
グによりエッチングして触刻部を形成する工程と、第１
の開口上に第１の開口幅よりも広い第２の開口を形成し
た後に、第１の開口により露出していた所定の膜厚の無
機質絶縁膜を取り除くまでウェットエッチングによりエ
ッチングする工程によりエッチングするため、プラズマ
によるドレイン領域およびソース領域へのダメージを生
じない。それにより、ダメージによる半導体装置のトラ
ンジスタ特性にばらつきがなくなり安定となる。
【００５２】なお、本実施形態においては、無機系絶縁
層として、ＳｉＯ2膜を用いて説明したが、無機系絶縁
層としてＳｉＮｘを用いて行うこともできる。
層として、ＳｉＯ2膜を用いて説明したが、無機系絶縁
層としてＳｉＮｘを用いて行うこともできる。
【００５３】
【発明の効果】以上の説明で明らかなように本発明によ
れば、次の効果を奏する。
れば、次の効果を奏する。
【００５４】ＧａＡｓ半導体プロセスにおいて、電極形
成用絶縁膜触刻部をゲート電極形成用とドレイン電極形
成用とソース電極形成用とで一括して形成するため、ソ
ース電極とゲート電極とドレイン電極の間のパターン精
度を向上することができ、ＭＥＳＦＥＴのパターン精度
が向上し、完成した半導体装置のトランジスタ特性を安
定することができる。また、触刻部を形成する工程にお
いて、触刻部の深さが無機質絶縁膜の膜厚より小さいた
め、チャネル層全体、ドレイン領域およびソース領域へ
のプラズマ、有機系薬品によるダメージを防ぐことがで
きる。さらに電極をＴ型にすることにより、電極の端か
らの薬液のしみ込みを防ぐ効果がある。また、チャネル
層へのダメージも少なく、電極との接合状態も良好であ
るため、完成した半導体装置のトランジスタ特性も安定
させることができる。
成用絶縁膜触刻部をゲート電極形成用とドレイン電極形
成用とソース電極形成用とで一括して形成するため、ソ
ース電極とゲート電極とドレイン電極の間のパターン精
度を向上することができ、ＭＥＳＦＥＴのパターン精度
が向上し、完成した半導体装置のトランジスタ特性を安
定することができる。また、触刻部を形成する工程にお
いて、触刻部の深さが無機質絶縁膜の膜厚より小さいた
め、チャネル層全体、ドレイン領域およびソース領域へ
のプラズマ、有機系薬品によるダメージを防ぐことがで
きる。さらに電極をＴ型にすることにより、電極の端か
らの薬液のしみ込みを防ぐ効果がある。また、チャネル
層へのダメージも少なく、電極との接合状態も良好であ
るため、完成した半導体装置のトランジスタ特性も安定
させることができる。
【図１】本発明の実施形態に係る半導体装置の製造方法
によりＧａＡｓ電界効果トランジスタ（ＧａＡｓＭＥＳ
ＦＥＴ）を製造する工程を示すフローチャートである。
によりＧａＡｓ電界効果トランジスタ（ＧａＡｓＭＥＳ
ＦＥＴ）を製造する工程を示すフローチャートである。
【図２】本発明の実施形態に係る半導体装置の製造方法
によりＧａＡｓ電界効果トランジスタ（ＧａＡｓＭＥＳ
ＦＥＴ）を製造する工程を示すフローチャートである。
によりＧａＡｓ電界効果トランジスタ（ＧａＡｓＭＥＳ
ＦＥＴ）を製造する工程を示すフローチャートである。
【図３】電極形成用絶縁膜触刻部一括形成工程の各工程
でのＧａＡｓ半導体基板の断面図である。
でのＧａＡｓ半導体基板の断面図である。
【図４】ゲート電極形成工程の各工程でのＧａＡｓ半導
体基板の断面図である。
体基板の断面図である。
【図５】ドレイン電極およびソース電極形成工程の各工
程でのＧａＡｓ半導体基板の断面図である。
程でのＧａＡｓ半導体基板の断面図である。
【図６】従来のＧａＡｓ電界効果トランジスタ（ＧａＡ
ｓＭＥＳＦＥＴ）の製造工程を示すフローチャートであ
る。
ｓＭＥＳＦＥＴ）の製造工程を示すフローチャートであ
る。
【図７】従来のＧａＡｓ電界効果トランジスタ（ＧａＡ
ｓＭＥＳＦＥＴ）の製造工程を示すフローチャートであ
る。
ｓＭＥＳＦＥＴ）の製造工程を示すフローチャートであ
る。
【図８】従来のゲート電極形成工程の各工程でのＧａＡ
ｓ半導体基板の断面図である。
ｓ半導体基板の断面図である。
【図９】従来のドレイン電極およびソース電極形成工程
の各工程でのＧａＡｓ半導体基板の断面図である。
の各工程でのＧａＡｓ半導体基板の断面図である。
【図１０】従来のドレイン電極およびソース電極形成工
程の各工程でのＧａＡｓ半導体基板の断面図である。
程の各工程でのＧａＡｓ半導体基板の断面図である。
１０ チャネル層
１１ ドレイン領域
１２ ソース領域
１３ ＧａＡｓ半導体基板
１４ ＳｉＯ2膜
１５ レジスト
１６ 第１の開口
１７ 第１の開口
１８ 第１の開口
１９ 触刻部
２０ 触刻部
２１ 触刻部
ＳＴ１０ ドレイン領域、ソース領域およびチ
ャネル層形成工程 ＳＴ１１ 無機質絶縁膜堆積工程 ＳＴ２０ 電極形成用絶縁膜触刻部一括形成工
程 ＳＴ２１ 第１のレジストパターニング工程 ＳＴ２２ ドライエッチングにより第１の開口
で露出した部分の無機質絶縁膜を所定の膜厚までエッチ
ングして触刻部を形成する工程 ＳＴ２３ 第１のレジスト剥離工程 ＳＴ３０ ゲート電極形成工程 ＳＴ３１ イメージリバースパターニングによ
る第２のレジストパターニング工程 ＳＴ３２ アッシング ＳＴ３３ ウェットエッチングにより第１の開
口で露出していた部分の所定の膜厚の残りの絶縁膜をエ
ッチングする工程 ＳＴ３４ ゲート電極用メタル堆積工程 ＳＴ３５ リフトオフ ＳＴ４０ ドレイン電極およびソース電極形成
工程
ャネル層形成工程 ＳＴ１１ 無機質絶縁膜堆積工程 ＳＴ２０ 電極形成用絶縁膜触刻部一括形成工
程 ＳＴ２１ 第１のレジストパターニング工程 ＳＴ２２ ドライエッチングにより第１の開口
で露出した部分の無機質絶縁膜を所定の膜厚までエッチ
ングして触刻部を形成する工程 ＳＴ２３ 第１のレジスト剥離工程 ＳＴ３０ ゲート電極形成工程 ＳＴ３１ イメージリバースパターニングによ
る第２のレジストパターニング工程 ＳＴ３２ アッシング ＳＴ３３ ウェットエッチングにより第１の開
口で露出していた部分の所定の膜厚の残りの絶縁膜をエ
ッチングする工程 ＳＴ３４ ゲート電極用メタル堆積工程 ＳＴ３５ リフトオフ ＳＴ４０ ドレイン電極およびソース電極形成
工程
─────────────────────────────────────────────────────
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(72)発明者 高橋 雅也
埼玉県狭山市新狭山１丁目10番地１ ホン
ダエンジニアリング株式会社内
Ｆターム(参考） 4M104 AA05 BB11 BB14 CC01 CC03
DD07 DD08 DD09 DD16 DD68
FF07 FF13 GG12
5F004 AA12 AA16 BA09 DB03 DB07
EA17 EA29
5F102 GB01 GC01 GD01 GJ05 GL05
GM05 GS04 GT02 GT03 GV07
GV08 HA03 HA20 HB07 HB09
HC11 HC15 HC19
Claims (6)
- 【請求項１】 ＧａＡｓ半導体基板に複数回のイオン注
入工程と少なくとも１回のアニール工程によって形成さ
れた、ドレイン電極と接合するドレイン領域を構成する
高不純物濃度活性層と、ソース電極と接合するソース領
域を構成する高不純物濃度活性層と、前記ドレイン領域
を構成する前記高不純物濃度活性層と前記ソース領域を
構成する前記高不純物濃度活性層に介在してゲート電極
と接合するチャネル層を備えた半導体装置の製造方法に
おいて、 前記ドレイン領域とソース領域とチャネル層上に無機質
絶縁膜を堆積する工程と、前記ゲート電極を形成する工
程と、前記ドレイン電極と前記ソース電極を形成する工
程を有する半導体装置の製造方法であって、 前記無機質絶縁膜を堆積する工程後、 前記ゲート電極を形成する工程および前記ドレイン電極
と前記ソース電極を形成する工程の前工程として前記無
機質絶縁膜上に前記ゲート電極と前記ドレイン電極と前
記ソース電極を形成するための電極形成用絶縁膜触刻部
を一括して形成する工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記電極形成用絶縁膜触刻部を一括して
形成する工程において用いるレジストパターニング用マ
スクの枚数は、１枚であることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記電極形成用絶縁膜触刻部を一括して
形成する工程は、前記レジストパターニング用マスクを
用いて第１のレジストパターニングをする工程と、 ドライエッチングにより前記無機質絶縁膜に触刻部を形
成する工程と、 前記触刻部を形成する工程の後、レジストパターンを除
去する工程と、を有することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】 前記触刻部を形成する工程において、前
記触刻部の深さは、前記無機質絶縁膜の膜厚より小さい
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項５】 前記ドライエッチングは、反応性イオン
エッチング（ＲＩＥ）であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項６】 前記無機質絶縁膜は、シリコン酸化膜ま
たはシリコン窒化膜であることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2001302190A JP2003109971A (ja) | 2001-09-28 | 2001-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001302190A JP2003109971A (ja) | 2001-09-28 | 2001-09-28 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003109971A true JP2003109971A (ja) | 2003-04-11 |
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ID=19122481
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001302190A Pending JP2003109971A (ja) | 2001-09-28 | 2001-09-28 | 半導体装置の製造方法 |
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| JP (1) | JP2003109971A (ja) |
Cited By (3)
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- 2001-09-28 JP JP2001302190A patent/JP2003109971A/ja active Pending
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