JP2007311495A

JP2007311495A - 半導体装置の製造方法

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Publication number: JP2007311495A
Application number: JP2006138085A
Authority: JP
Inventors: Tetsuya Ogawa; 哲也小川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-05-17
Filing date: 2006-05-17
Publication date: 2007-11-29
Anticipated expiration: 2026-05-17
Also published as: JP5040170B2

Abstract

【課題】寸法制御が容易で特性の安定したＬＤＤ構造を有するＦＥＴなどの半導体装置の製造方法及びその製造方法によって得られる半導体装置を提供する。
【解決手段】この発明におけるＬＤＤ構造を有する半導体装置の製造方法は、レジスト寸法の増大にパターンシュリンク剤を用いる。そして、レジスト３とパターンシュリンク剤６との架橋反応を制御することでＬＤＤ構造形成部分の寸法の制御を容易にし、特性の安定した半導体装置を得るものである。
【選択図】図１

Description

この発明は例えばＬＤＤ構造を有する電界効果トランジスタなどの半導体装置の製造方法に関する。

電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）において、ドレイン電極近傍では不純物プロファイルの変化が急峻であるために、電界が強くなっている。この高電界により加速された高エネルギーを有する電子（ホットエレクトロン）がドレイン電極近傍の原子を衝突・イオン化させ、電子・正孔対を生成する。電子はドレイン電極に吸い込まれるが、正孔は移動度が小さいためチャネル領域に蓄積し、ＦＥＴの電気特性を著しく劣化させる。この問題を解決するために、ドレイン電極近傍に低濃度にドープされた領域を形成したＬＤＤ（Ｌｉｇｈｔｌｙ−ｄｏｐｅｄｄｒａｉｎ）構造が用いられている。つまり、不純物プロファイルの変化を抑え電界を緩和させることでホットエレクトロンの発生を抑制している。

従来技術による第１の例としてのＬＤＤ構造を有する半導体装置の製造方法を図６に示す。先ず、図６（ａ）に示すように、基板１０１上にメタル電極１０２を形成する。次に図６（ｂ）に示すように、メタル電極１０２をマスクとして不純物イオン２０１を注入し、低濃度不純物注入領域１０３を形成する。次に、図６（ｃ）のようにＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）でＳｉＯ_２膜１０４を形成し表面の全体を覆う。次に、図６（ｄ）のように反応性イオンビーム２０２によりＳｉＯ_２膜１０４をエッチバックして、メタル電極１０２の側壁にＳｉＯ_２のサイドウオール１０５を形成する。次に、図６（ｅ）のようにこれをマスクとしてさらに不純物イオン２０３を注入して相対的に高濃度に不純物が注入された領域１０６を形成する。最後に残ったＳｉＯ_２のサイドウオール１０５を除去すると、図６（ｆ）のようにドレイン電極近傍の不純物濃度が低いＬＤＤ構造が形成される。

従来技術の第２の例として、基板に２段リセスを形成する方法を図７に示す。先ず図７（ａ）のように基板１０１にレジスト１０７をパターニングする。次に図７（ｂ）のように基板１０１に垂直方向の結晶方位に対してエッチングレートが速いエッチング溶液を用いて、主として垂直方向にリセス３０１を掘る。次に、図７（ｃ）のように基板１０１に水平方向の結晶方位に対してエッチングレートが速いエッチング溶液を用いて、主として水平方向にリセス３０２を掘る。最後にレジスト１０７を剥離すると図７（ｄ）のような２段リセス構造が得られる。

従来技術の第３の例として、基板にリセスを形成し、そこに電極等に用いる金属を蒸着する場合、リセス側壁と蒸着金属が接しないように間に空間を設けなければならないが、そのような場合に等方的なウニットエッチングでレジストがせり出したような形状（ひさし型形状）を形成する方法を図８に示す。即ち、先ず図８（ａ）のように基板１０１上にレジスト１０８をパターニングした後、等方的なウェットエッチングを行うことで、図８（ｂ）のようなリセス３０３の上部縁部にレジスト１０８がせり出した構造のひさし１０８ａを形成する。

この他、従来技術の第４の例として、２層レジスト構造を用いてひさし型形状を形成する方法がある。即ち、現像液に対する溶解速度が遅いレジストを上層に、速いレジストを下層にし、露光後現像するとひさし型形状が得られる。ひさしの寸法は、下層レジストの塗布後ベーク温度で制御する。べーク温度が高いとレジストが硬化し、現像液に対する溶解速度が遅くなるのでひさしが短くなる。

なお、従来のパターン形成方法として、配線等により段差のあるｎ型半導体基板上のレジストに限界解像度程度の大きな貫通孔を安定に形成した後、クレゾールノボラック−ナフトキノンジアジド系のポジ型のレジスト全面に高分子材料を被着して、レジストと高分子材料との間にインターミックス層を形成し、水溶性の高分子材料を水に漬けて溶解させ、また、レジストの表面に難水溶性のインターミックス層を残留させて、貫通孔の孔径を限界解像度以下に小さくするようにしたものがある（例えば特許文献１参照。）。

特開平９−２７０３７７号公報（第１頁、図１、図２）

上記従来技術１の場合、ＬＤＤ領域の横方向寸法は電気抵抗の点からＦＥＴ特性に影響を与えるが、反応性イオンビームによるＳｉＯ_２のエッチバックという方法を用いているため横方向の寸法がばらつき、安定したＦＥＴ特性の再現性に欠けるという課題があった。また、従来技術２の場合、ウェットエッチングを用いる方法であるため、リセス構造の正確な寸法制御が難しいという課題があった。従来技術３の場合、電極に用いる金属をリセスに蒸着する場合、電極の横方向の寸法はＦＥＴ特性に大きく影響するため、レジストのひさし型形状の寸法を正確に制御する必要があるが、リセスを形成する工程とひさし型形状を形成する工程が分離できていないため、ひさし型形状の寸法制御が難しいという課題があった。さらに、従来技術４では、ひさし型形状の寸法制御を温度により行っているため、細かい寸法制御が難しいという課題があった。また、特許文献１に記載された技術は段差のある異なる面間のパターン形成が不正確になることを解消しようとするもので、ＬＤＤ構造の形成に用いたものとは全く異なる。

この発明は、上記のような従来技術の課題を解消するためになされたもので、ＬＤＤ領域の寸法制御が容易で特性の安定したＬＤＤ構造を有する半導体装置の製造方法を提供することを第１の目的としている。また、リセスの寸法を精度良く形成することができる半導体装置の製造方法を提供することを第２の目的としている。また、リセスにメタルを蒸着するときにリセスの側壁とメタルの側壁部の寸法制御が容易な半導体装置の製造方法を提供することを第３の目的としている。さらに、ひさしの寸法制御が容易な半導体装置の製造方法を提供することを第４の目的としている。

この発明に係る半導体装置の製造方法は、パターニングされたレジストをマスクとして不純物イオンまたは不純物原子を注入した後、パターンシュリンク剤により上記レジストの寸法を増大させ、然る後さらに不純物イオンまたは不純物原子を注入してＬＤＤ構造を形成するものである。

この発明においては、パターンシュリンク剤によりレジスト寸法を増大させることにより、ひさし部分の寸法制御が容易となることでＬＤＤ領域の寸法を精度良く制御でき、従って特性の安定したＬＤＤ構造を有する半導体装置の製造方法を提供することができる。

実施の形態１．
図１はこの発明の実施の形態１に係るＬＤＤ構造を有する半導体装置の製造方法の要部を模式的に示す工程図である。なお、半導体装置としてはＧａＡｓＦＥＴを例として説明する。先ず、図１（ａ）のように基板１上にメタル電極（材質：Ａｕ、膜厚：３０００Å程度）２をパターニングにより形成し、メタル電極２上にレジスト（膜厚：１μｍ程度）３を設ける。次に、図１（ｂ）のように電極部のメタル電極２及びレジスト３をマスクとして、不純物イオン（Ｓｉ^＋）４（または不純物原子）を注入し、基板１の表面に低濃度不純物注入領域５を形成する。次に、図１（ｃ）に示すようにこれら全体を覆うようにパターンシュリンク剤６を例えば膜厚０．３μｍ程度塗布する。なお、上記パターンシュリンク剤として好ましく用いることができるものとしては、例えばＡＺ社製Ｒ５００（商品名）等を挙げることができる。

次に図１（ｃ）の状態でベーク（ミキシングベークと呼び、例えば１２０℃程度の温度で所定時間加熱する）すると、レジスト３とパターンシュリンク剤６が架橋反応を起こし、境界面に硬化層７が形成される（例えば約０．２μｍ厚）。パターンシュリンク剤自身は水溶性であるため、水で現像することにより、図１（ｄ）のようにレジスト３部の寸法が硬化層７分（約０．２μｍ）だけ増大し、メタル電極２にひさしが設けられた構造が得られる。なお、このようにパターンシュリンク剤を用いた方法をＲＥＬＡＣＳ（ＲｅｓｏｌｕｔｉｏｎＥｎｈａｎｃｅｄＬｉｔｈｏｇｒａｐｈｙＡｓｉｓｔｅｄｂｙＣｈｅｍｉｃａｌＳｃｈｒｉｎｋ）法、処理をＲＥＬＡＣＳ処理と呼ぶ。酸の成分を発生する第１のレジストと、酸の存在により架橋する架橋性の材料を主成分とする第２のレジストとにより、レジストパターンの微細化を図るときに利用されているものである。

次に、レジスト３をＲＥＬＡＣＳ処理により硬化層７の寸法分だけひさし状に増大したものをマスクとして、再度不純物イオン（Ｓｉ^＋）４Ａを注入することにより、図１（ｅ）のように高濃度不純物注入領域８が形成される。最後に硬化層７及びレジスト３を剥離することにより、図１（ｆ）のようにメタル電極２近傍に低濃度不純物注入領域５ａが形成されたＬＤＤ構造が得られる。なお、ＬＤＤ領域である低濃度不純物注入領域５ａの横方向寸法が変わると電気抵抗が変化するため、ＦＥＴの電気特性に大きな影響を及ぼす。しかし、ＲＥＬＡＣＳ処理では上記ミキシングベークの温度及びＲＥＬＡＣＳ処理の繰り返し数（ＲＥＬＡＣＳ処理を繰り返すと回数に従って硬化層厚が増す）を調整して、レジスト寸法の増大量、つまり硬化層の厚みを精度良く制御することができるため、ＬＤＤ領域の横方向寸法を精度良く安定して再現することができる。また、ＬＤＤ構造の位置精度もデバイス特性に影響するが、１回目の不純物イオン４注入の際にメタル電極２をマスクとしたセルフアライン構造となっているため、ＬＤＤ構造の位置を精度良く決定できる。

上記のように実施の形態１によれば、ＬＤＤ構造を有するＧａＡｓＦＥＴの製造方法において、パターンシュリンク剤６によりレジスト３の寸法を増大させる工程を含むことにより、レジスト寸法の増大量、即ちひさし部分を形成する硬化層７の厚みを容易に精度良く制御できる。従って特性の安定したＬＤＤ構造を有するＦＥＴを得ることができる。なお、上記のような実施の形態１に示す方法は、単結晶シリコンを能動層とするＭＯＳＦＥＴ、シリコン系化合物（例えばシリコンカーバイドＳｉＣ）を能動層とするＦＥＴ、非晶質シリコンまたは多結晶シリコンを能動層とするＭＯＳＴＦＴ、化合物半導体（例えばガリウムナイトライドＧａＮ）を能動層とするＦＥＴ、及び各種電気効果デバイス等に同様に適用することができる。

実施の形態２．
図２はこの発明の実施の形態２に係るＬＤＤ構造を有する半導体装置の製造方法の要部を模式的に示す工程図である。この実施の形態２はＲＥＬＡＣＳ法を用いたマルチＬＤＤ構造の形成例を示す。図１（ｃ）に示す構造までは上記実施の形態１と同様のプロセスを実施した後、ミキシングベークを低めの温度（例えば１００℃程度）で行い、水で現像すると図２（ａ）のように硬化層７Ａの厚みが実施の形態１よりも薄いひさし構造が得られる。次に、これをマスクとして図２（ｂ）に示すように２回目の不純物イオン（Ｓｉ^＋）４Ｂの注入を行い、中程度の濃度の中濃度不純物（Ｓｉ^＋）注入領域９を形成する。

次に図２（ｃ）のように再度パターンシュリンク剤６Ａを塗布した後にミキシングベーク（１００℃程度）を行い、水で現像すると、さらに２次硬化層７Ｂ分だけ厚みの増大した図２（ｄ）のようなひさし構造が得られる。次いで、３回目の不純物イオン（Ｓｉ^＋）４Ｃの注入を行うことにより、図２（ｅ）のように高濃度不純物注入領域８Ａが得られ、最後に２次硬化層７Ｂ、硬化層７Ａ、及びレジスト３からなるレジスト層を剥離することにより、図２（ｆ）のように不純物イオン注入濃度が段階的に変化する、マルチＬＤＤ構造が得られる。なお、この例では２重ＬＤＤ構造を形成する場合について説明したが、ＲＥＬＡＣＳ処理の回数を同様にして増やすことにより、さらに多重のＬＤＤ構造を形成することもできる。

上記のように実施の形態２によれば、パターンシュリンク剤によるレジスト寸法の増大と、不純物イオン注入を行う工程を複数回繰り返すことにより、電極近傍の不純物濃度が段階的に低くなるようにした多重のＬＤＤ構造を容易に形成することができる。なおこの方法は、単結晶シリコンを能動層とするＭＯＳＦＥＴ、シリコン系化合物（例えばシリコンカーバイドＳｉＣ）を能動層とするＦＥＴ、非晶質シリコンまたは多結晶シリコンを能動層とするＭＯＳＴＦＴ、化合物半導体（例えばガリウムヒ素ＧａＡｓまたはガリウムナイトライドＧａＮ）を能動層とするＦＥＴ、もしくは各種電気効果デバイス等に好ましく適用できることは言うまでもない。また、不純物イオンは不純物原子であっても差し支えない。

実施の形態３．
図３はこの発明の実施の形態３に係るＲＥＬＡＣＳ法を用いた複数段のリセス構造形成方法の要部を模式的に示す工程図である。なお、この実施の形態３以降の発明は実施の形態１の応用発明になるものである。先ず、基板１上にレジスト３Ａをパターニングして図３（ａ）のような構造を形成する。次に反応性イオンビーム１０で加工して基板１上にリセス１１を形成し、図３（ｂ）のような１段目のリセス構造を得る。次いで、パターンシュリンク剤６Ｂを塗布する（図３（ｃ））。次に、所定の温度でベークして硬化層（厚さ約０．２μｍ）７Ｃを形成し、水で現像することで図３（ｄ）のようなリセス１１の上縁部にひさしが形成された構造を得る。再度、反応性イオンビーム１０Ａで加工し、１段目のリセス１１の底部に２段目のリセス１２を形成する（図３（ｅ））。最後にレジスト３Ａ及び硬化層７Ｃを剥離し、図３（ｆ）のような２段リセス構造を寸法精度良く形成することができる。

このように、実施の形態３によれば、２段リセスの寸法精度が良好なことで、特性が揃った半導体装置を安定して得ることができる。なお、このようなリセス構造は化合物半導体等の表面準位が多いものを能動層とする電界効果トランジスタに多く利用されている。例えばリセス１２の下段にゲート電極を設けたＦＥＴでは、何れも図示省略しているソース電極とゲート電極間の抵抗が低減され、半導体表面を流れるリーク電流が低減されることで、高周波特性及び耐圧が向上されたトランジスタを得ることができる。なお、この実施の形態３では２段リセス構造を形成する場合について例示したが、同様の処理を繰り返すことにより任意の多段リセス構造を形成することもできる。また、上記実施の形態１または２と組み合わせることもできる。

実施の形態４．
図４はこの発明の実施の形態４によるＲＥＬＡＣＳ法を用いたリセスのひさし寸法制御方法を模式的に示す工程図である。基板に形成されたリセスの底部にメタル（例えばＡｌ）を蒸着する際に、リセスの側壁とメタルの側壁部までの距離（０．２μｍ程度）を制御する必要がある場合が多く、この実施の形態４はそのような場合に好ましく用いることができるものである。先ず、図３（ｄ）までと同様のフローでレジスト３Ａが設けられた基板１上に所望の大きさのリセス１１を形成した後、ＲＥＬＡＣＳ処理により所望の厚みだけ硬化層７Ｃを形成し、ひさし型形状を形成する（図４（ａ））。

ひさしの寸法ｔの制御はミキシングベーク温度またはＲＥＬＡＣＳ処理の繰り返し数により硬化層７Ｃの厚みを制御することにより行なわれる。次に、図４（ｂ）のようにメタル膜１３を蒸着し、リフトオフによりメタル膜１３、硬化層７Ｃ、及びレジスト３Ａを除去することで、図４（ｃ）のようなリセス１１部の側壁と該リセス１１の底部に蒸着されたメタル１３ａの側壁部との距離ｔ１（ｔ≒ｔ１）が所望の値に制御された構造が得られる。この実施の形態４によれば、構造的な寸法制御を精度良く行なうことができることにより、電気特性の安定した半導体装置を得ることができる。なお、この実施の形態４を上記実施の形態１〜３と組み合わせることもできる。

実施の形態５．
図５はこの発明の実施の形態５によるＲＥＬＡＣＳ法を用いた２層レジスト構造のひさし寸法制御方法を模式的に示す工程図である。先ず、図５（ａ）のように基板１に現像液に対する溶解速度の速い第１のレジスト１４を塗布し、その上に現像液に対する溶解速度の遅い第２のレジスト１５を塗布した（２層共に膜厚１μｍ程度）後、所定の光１６により露光する。上層に溶解速度の遅い第２のレジスト１５を、下層に溶解速度の速い第１のレジスト１４が塗布されているので、現像により図５（ｂ）のような周囲が第１及び第２のレジスト１４、１５で囲まれた凹所１７の上部が第２のレジスト１５によって形成されたひさし１５ａを有する構造ができる。

溶解速度の差による、第２のレジスト１５によって形成されたひさし１５ａの中心方向への突出寸法ａは、第１のレジスト１４塗布後のべーク温度により制御しているため、この段階ではあくまで大まかに調整できるのみである。そこで、次に細かい寸法制御が可能なＲＥＬＡＣＳ処理を用いる。即ち、図５（ｃ）のようにパターンシュリンク剤６Ｃを塗布し、ミキシングベークの後、現像すると図５（ｄ）のようなひさし１５ａの中心側に硬化層７Ｄによって寸法制御され、ひさし寸法ｂが所望の大きさに形成された構造が得られる。このように寸法制御されたひさし構造は、ＦＥＴなどの各種半導体装置の例えば配線を蒸着させる場合などに好ましく用いることができる。ひさしの寸法制御が精度良くできることにより得られる半導体装置の品質を均一化できる。なお、この実施の形態５を上記実施の形態１〜４と組み合わせることも自由である。

この発明の実施の形態１に係るＬＤＤ構造を有する半導体装置の製造方法の要部を模式的に示す工程図。この発明の実施の形態２に係るＬＤＤ構造を有する半導体装置の製造方法の要部を模式的に示す工程図。この発明の実施の形態３に係るＲＥＬＡＣＳ法を用いた複数段のリセス構造形成方法の要部を模式的に示す工程図。この発明の実施の形態４によるＲＥＬＡＣＳ法を用いたリセスのひさし寸法制御方法を模式的に示す工程図。図５はこの発明の実施の形態５によるＲＥＬＡＣＳ法を用いた２層レジスト構造のひさし寸法制御方法を模式的に示す工程図。従来技術による第１の例としてのＬＤＤ構造を有する半導体装置の製造方法を示す工程図。従来技術による第２の例としての基板に２段リセスを形成する方法を示す工程図。従来技術による第３の例としての基板にリセスを形成し、そこに電極等に用いる金属を蒸着する場合のひさし型形状を構成する方法を示す工程図。

符号の説明

１基板、２メタル電極、３、３Ａレジスト、４、４Ａ、４Ｂ、４Ｃ不純物イオン（または不純物原子）、５、５ａ低濃度不純物注入領域、６、６Ａ、６Ｂ、６Ｃパターンシュリンク剤、７、７Ａ、７Ｃ、７Ｄ硬化層、７Ｂ２次硬化層、８Ａ高濃度不純物注入領域、９中濃度不純物注入領域、１０、１０Ａ反応性イオンビーム、１１リセス、１２リセス（多段リセス）、１３メタル膜、１３ａメタル、１４第１のレジスト、１５第２のレジスト、１５ａひさし、１６光、１７凹所。

Claims

パターニングされたレジストをマスクとして不純物イオンまたは不純物原子を注入した後、パターンシュリンク剤により上記レジストの寸法を増大させ、然る後さらに不純物イオンまたは不純物原子を注入してＬＤＤ構造を形成することを特徴とする半導体装置の製造方法。
上記パターンシュリンク剤によりレジストの寸法を増大させた後、不純物イオンまたは不純物原子を注入する工程を複数回繰り返すことにより、多重のＬＤＤ構造を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
パターニングされたレジストを用いてリセスを形成した後、パターンシュリンク剤により上記レジストの寸法を増大させ、然る後上記リセス内にさらにリセスを形成することにより複数段のリセスを形成する工程を含むことを特徴とする半導体装置の製造方法。
リセスの側壁と該リセスの底部に蒸着されたメタルの側壁部との距離の制御を、パターンシュリンク剤によるひさし寸法の制御によって行なう工程を含むことを特徴とする半導体装置の製造方法。
基板に現像液に対する溶解速度の速い第１のレジストを塗布し、その上に現像液に対する溶解速度の遅い第２のレジストを塗布した後、現像して、上記第２のレジストからなるひさしを形成した後、パターンシュリンク剤を塗布し、上記ひさしの寸法を制御する工程を含むことを特徴とする半導体装置の製造方法。