JPH0348429A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0348429A JPH0348429A JP18408589A JP18408589A JPH0348429A JP H0348429 A JPH0348429 A JP H0348429A JP 18408589 A JP18408589 A JP 18408589A JP 18408589 A JP18408589 A JP 18408589A JP H0348429 A JPH0348429 A JP H0348429A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＧａＡｓ半導体を用いたショットキー接合型電
界トランジスタ（以下ＧａＡｓＭＥＳＦＥＴ）に関する
ものであも 従来の技術 従来よりＧａＡｓＭＥＳＦＥＴの特性を向上せしめるこ
とはＭＥＳＦＥＴによって構或される回廠 特に集積回
路の諸特性を直接改善できるため多くの改善がなされて
きた 特に相互コンダクタンス（以下ｇｍ）を上げるこ
とは利疎 雑音指敗カットオフ周波数などの改善を図る
ことができるため重要な研究開発の対象であっｆ：．ｇ
ｍを向上させるための手段として１友 ソース抵抗の低
減ａチャンネル領域の不純物濃度を浅くしかも高濃度に
するなどの方法が有効であも 第４図に従来技術によるＦＥＴの構造を示す。
界トランジスタ（以下ＧａＡｓＭＥＳＦＥＴ）に関する
ものであも 従来の技術 従来よりＧａＡｓＭＥＳＦＥＴの特性を向上せしめるこ
とはＭＥＳＦＥＴによって構或される回廠 特に集積回
路の諸特性を直接改善できるため多くの改善がなされて
きた 特に相互コンダクタンス（以下ｇｍ）を上げるこ
とは利疎 雑音指敗カットオフ周波数などの改善を図る
ことができるため重要な研究開発の対象であっｆ：．ｇ
ｍを向上させるための手段として１友 ソース抵抗の低
減ａチャンネル領域の不純物濃度を浅くしかも高濃度に
するなどの方法が有効であも 第４図に従来技術によるＦＥＴの構造を示す。
４０１はＧａＡｓ半絶縁性基板”ｉＱ，４０２はＦＥＴ
のチャンネル領域となるｎ型活性領域で、 ４０３は４
０２のｎ型活性領域よりも高濃度のｎ゜型活性領域で、
４０４は４０３に示すｎ゜型活性領域よりも高濃度のｎ
゛型活性領域玄 ４０５はゲート電ｉ ４０６はソー
ス電楓 ４０７はドレイン電極であも また４０８は誘
電体膜でシリコン酸化膜などを用いていも 従来技術の
ＦＥＴの構造に於て、 ４０３のｎ″型活性領域はゲー
ト電極４０５のゲート電極端に自己整合的に形戊されて
いて、ゲート電極形成後イオン注入によって形威される
。さらに４０４のｎ０型活性領域はゲート電極４０５と
電極上に被着されている誘電体膜４０８に自己整合的に
同様にイオン注入によって形威されていも この様な
電極材料に自己整合的にそれぞれの４０３、 ４０４で
示すｎ′およびｎ０活性領域を形成することによって困
難なマスク合わせを要求すること無しに精度良く、また
再現性良く高いｇｍを有するＦＥＴを作ることができも
この方法で作られたＦＥＴの寄生ソース抵抗は０．５
〜ｌ．０Ω・ｍｍとなり、またＦＥＴのＫ値は２２０〜
２３０ｍＳ／ｖ−ｍｍの特性が得られｖｔｈ＝−ｏ．
６Ｖ（７）場合でｇｍは２００〜２３０ ｍ Ｓ ／
ｍ ｍが得られも しかしながら従来技術によるＦＥＴではドレイン耐圧が
低いという問題点があつ１， それはＦＥＴの通常の
バイアス条件ではドレイン電圧Ｖｄ＝３． ＯＶ，
Ｖｔｈ＝−１． ０ 〜−０． ４テ用イラれる
た数 ゲート電極に−ｔ．ＯＶ印加した場合ソース・ゲ
ート間はｔ．ＯＶかかるがドレイン・ゲニト間は４．Ｏ
Ｖかかることになん もしドレイン耐圧を高くしようと
すれば４０３のｎ′型活性領域のキャリア濃度を下εｆ
， ４０８の誘電体膜の膜厚を増やしｎ０型の活性領
域をゲート電極より遠ざける設計になも しかしながら
ソース電極側も同様に４０３の活性領域のキャリア濃度
も下がり４０４の活性領域もゲート電極から遠ざかるた
めにソース抵抗が増加しその結果としてｇｍを下げる結
果となん 発明が解決しようとする課題 本発明が解決しようとする課題はＦＥＴの寄生抵抗を低
減するために低抵抗領域を自己整合的にゲート電極のソ
ース侃 及びドレイン側に形成する方法はソース抵抗を
下げる為ＧＱ 或はｇｍを高める為には有効な手段で
はあるバ 反面ドレイン耐圧を下げてしまうことであり
、また十分なドレイン耐圧を得ようとする場合にはＦＥ
Ｔのソース抵抗の増加とｇｍを下げる結果となることで
あん課題を解決するための手段 本発明による課題を解決するための手段ｊＬ ＧａＡ
ｓ半導体半絶縁性基板の主表面に形威されたショットキ
ー接合型電界効果トランジスタに於て、前記ＧａＡｓ半
導体基板にキャリア濃度ｎ１を有する第１のｎ型活性領
域と、キャリア濃度ｎ２を有する第２のｎ型活性領域と
、キャリア濃度ｎ２を有する第３のｎ型活性領域と、キ
ャリア濃度ｎ３を有する第４のｎ型活性領域と、キャリ
ア濃度ｎ３を有する第５のｎ型活性領域を有し 前記Ｇ
ａＡｓ基板上に幅Ｗｇで長さＬｇを有するゲート電極と
、幅Ｗｇでゲート電極から距離Ｌｇｓ離れて位置するソ
ース電極と、輻Ｗｇでゲート電極から距離Ｌｄｇ離れて
位置するドレイン電極を有し前記ゲート電極と前記ゲー
ト電極から前記ソース電極までのＧａＡｓ半導体基板表
面と前記ゲート電極から前記ドレイン電極までのＧａＡ
ｓ半導体基板表面を少なくとも被覆する膜厚Ａの誘電体
膜を有し しかも前記キャリア濃度ｎ１、ｎ２及びｎ３
がｎｌ＜ｎ２＜ｎ３であり、また前記第１のｎ型領域が
幅Ｗｇ長さＬｇで前記ゲート電極直下に有り、前記第２
のｎ型領域が幅Ｗｇ長さＡで前記ゲート電極のソース端
よりソース電極側に前記第１のｎ型活性領域に接して有
り、前記第３のｎ型活性領域が幅Ｗｇ、長さがＡより長
くしかもＬｄｇより短く前記ゲート電極のドレイン端よ
りドレイン電極側に前記第１のｎ型活性領域に接して有
り、前記第４のｎ型活性領域が幅Ｗｇで前記第２のｎ型
活性領域に接してソース電極側に有り、前記第５のｎ型
活性領域が幅Ｗｇで前記第３のｎ型活性領域に接してド
レイン電極側にある構造を有したＦＥＴを用いることで
あり、またこの構造を得るために ＧａＡｓ半絶縁性基
板の主表面に幅Ｗｇの島状の第１のｎ型活性領域を形成
する工程と、前記第１のｎ型活性領域を２分割しかつ前
記第１のｎ型活性領域上にゲート電極を形成する工程と
、前記第１のｎ型活性領域を少なくとも含む島状の領域
で、しかも前記ゲート電極をマスク材として第２のｎ型
活性領域を形成する工程と、前記第１のｎ型活性領域
第２のｎ型活性領域およびゲート電極を少なくとも被覆
する誘電体膜を形成する工程と、前記誘電体膜上に前記
ゲート電極で２分割された一方の前記第２のｎ型活性領
域を少なくとも含へ しかも前記ゲート電極の前記２分
割された一方の第２のｎ型活性領域側のゲート電極端を
含む島状の領域に前記ゲート電極及び前記誘電体膜をマ
スク材として第３のｎ型活性領域を形成する工程と、前
記誘電体膜上に前記ゲート電極で２分割された他方の前
記第２のｎ型活性領域を少なくとも含むパ 前記ゲート
電極の前記２分割された他方の第２のｎ型活性領域側の
ゲート電極端から前記誘電体膜の膜厚以上隔てた島状の
領域に前記第３のｎ型活性領域と同じ第４の活性領域を
形戊する工程と、前記第３の活性領域内にソース電極を
形成する工程と、前記第４の活性領域内にドレイン電極
を形成する工程を少なくとも有するＦＥＴの製造方法を
用いることであも作用 本発明の作用を第１図に示されるＦＥＴの断面構造によ
って説明す７）。 １０１はＧａＡｓ半絶縁性基板で、
１０２はＦＥＴのチャンネル領域となるｎ型活性領域
で、 １０３、 １０４は１０２のｎ型活性領域よりも
高濃度のｎ′型活性領域で、 １０６は１０２に示すｎ
′型活性領域よりも高濃度のソース電極側のｎ十型活性
領域Ｆ，１０７はｌ０２に示すｎ′型活性領域よりも高
濃度のドレイン電極側のｎ０型活性領域であも １０５
はゲート電＆ １０９はソース電Ｋ １１０はドレ
イン電極であも また１０８は誘電体膜でシリコン酸化
膜などを用いていも 本発明によるＦＥＴの構造に於て
、 １０３、 １０４のｎ゛型活性領域はゲート電極１
０５のゲート電極端にソース仇 ドレイン側共に自己整
合的に形成されていて、ゲート電極１０５の形成後イオ
ン注入によって形威されん本発明に於て、 １０６のソ
ース側のｎ十型活性領域はゲート電極１０５と電極上に
被着されている誘電体膜１０８に自己整合的にイオン注
入によって形威されている力＜ １０７のドレイン側
のｎ十型活性領域はゲート電極から誘電体膜１０８の膜
厚以上隔たった位置に形成され自己整合的に形威されて
いな鶏 このためゲート・ドレイン耐圧はゲート・ソー
ス耐圧より高く選ぶことかできムその一方でソース抵抗
は低抵抗領域１０３を自己整合的に形成することができ
るため困難なマスク合わせを要求すること無しに精度良
く、また再現性良く高いｇｍを有するＦＥＴを作ること
ができる。
のチャンネル領域となるｎ型活性領域で、 ４０３は４
０２のｎ型活性領域よりも高濃度のｎ゜型活性領域で、
４０４は４０３に示すｎ゜型活性領域よりも高濃度のｎ
゛型活性領域玄 ４０５はゲート電ｉ ４０６はソー
ス電楓 ４０７はドレイン電極であも また４０８は誘
電体膜でシリコン酸化膜などを用いていも 従来技術の
ＦＥＴの構造に於て、 ４０３のｎ″型活性領域はゲー
ト電極４０５のゲート電極端に自己整合的に形戊されて
いて、ゲート電極形成後イオン注入によって形威される
。さらに４０４のｎ０型活性領域はゲート電極４０５と
電極上に被着されている誘電体膜４０８に自己整合的に
同様にイオン注入によって形威されていも この様な
電極材料に自己整合的にそれぞれの４０３、 ４０４で
示すｎ′およびｎ０活性領域を形成することによって困
難なマスク合わせを要求すること無しに精度良く、また
再現性良く高いｇｍを有するＦＥＴを作ることができも
この方法で作られたＦＥＴの寄生ソース抵抗は０．５
〜ｌ．０Ω・ｍｍとなり、またＦＥＴのＫ値は２２０〜
２３０ｍＳ／ｖ−ｍｍの特性が得られｖｔｈ＝−ｏ．
６Ｖ（７）場合でｇｍは２００〜２３０ ｍ Ｓ ／
ｍ ｍが得られも しかしながら従来技術によるＦＥＴではドレイン耐圧が
低いという問題点があつ１， それはＦＥＴの通常の
バイアス条件ではドレイン電圧Ｖｄ＝３． ＯＶ，
Ｖｔｈ＝−１． ０ 〜−０． ４テ用イラれる
た数 ゲート電極に−ｔ．ＯＶ印加した場合ソース・ゲ
ート間はｔ．ＯＶかかるがドレイン・ゲニト間は４．Ｏ
Ｖかかることになん もしドレイン耐圧を高くしようと
すれば４０３のｎ′型活性領域のキャリア濃度を下εｆ
， ４０８の誘電体膜の膜厚を増やしｎ０型の活性領
域をゲート電極より遠ざける設計になも しかしながら
ソース電極側も同様に４０３の活性領域のキャリア濃度
も下がり４０４の活性領域もゲート電極から遠ざかるた
めにソース抵抗が増加しその結果としてｇｍを下げる結
果となん 発明が解決しようとする課題 本発明が解決しようとする課題はＦＥＴの寄生抵抗を低
減するために低抵抗領域を自己整合的にゲート電極のソ
ース侃 及びドレイン側に形成する方法はソース抵抗を
下げる為ＧＱ 或はｇｍを高める為には有効な手段で
はあるバ 反面ドレイン耐圧を下げてしまうことであり
、また十分なドレイン耐圧を得ようとする場合にはＦＥ
Ｔのソース抵抗の増加とｇｍを下げる結果となることで
あん課題を解決するための手段 本発明による課題を解決するための手段ｊＬ ＧａＡ
ｓ半導体半絶縁性基板の主表面に形威されたショットキ
ー接合型電界効果トランジスタに於て、前記ＧａＡｓ半
導体基板にキャリア濃度ｎ１を有する第１のｎ型活性領
域と、キャリア濃度ｎ２を有する第２のｎ型活性領域と
、キャリア濃度ｎ２を有する第３のｎ型活性領域と、キ
ャリア濃度ｎ３を有する第４のｎ型活性領域と、キャリ
ア濃度ｎ３を有する第５のｎ型活性領域を有し 前記Ｇ
ａＡｓ基板上に幅Ｗｇで長さＬｇを有するゲート電極と
、幅Ｗｇでゲート電極から距離Ｌｇｓ離れて位置するソ
ース電極と、輻Ｗｇでゲート電極から距離Ｌｄｇ離れて
位置するドレイン電極を有し前記ゲート電極と前記ゲー
ト電極から前記ソース電極までのＧａＡｓ半導体基板表
面と前記ゲート電極から前記ドレイン電極までのＧａＡ
ｓ半導体基板表面を少なくとも被覆する膜厚Ａの誘電体
膜を有し しかも前記キャリア濃度ｎ１、ｎ２及びｎ３
がｎｌ＜ｎ２＜ｎ３であり、また前記第１のｎ型領域が
幅Ｗｇ長さＬｇで前記ゲート電極直下に有り、前記第２
のｎ型領域が幅Ｗｇ長さＡで前記ゲート電極のソース端
よりソース電極側に前記第１のｎ型活性領域に接して有
り、前記第３のｎ型活性領域が幅Ｗｇ、長さがＡより長
くしかもＬｄｇより短く前記ゲート電極のドレイン端よ
りドレイン電極側に前記第１のｎ型活性領域に接して有
り、前記第４のｎ型活性領域が幅Ｗｇで前記第２のｎ型
活性領域に接してソース電極側に有り、前記第５のｎ型
活性領域が幅Ｗｇで前記第３のｎ型活性領域に接してド
レイン電極側にある構造を有したＦＥＴを用いることで
あり、またこの構造を得るために ＧａＡｓ半絶縁性基
板の主表面に幅Ｗｇの島状の第１のｎ型活性領域を形成
する工程と、前記第１のｎ型活性領域を２分割しかつ前
記第１のｎ型活性領域上にゲート電極を形成する工程と
、前記第１のｎ型活性領域を少なくとも含む島状の領域
で、しかも前記ゲート電極をマスク材として第２のｎ型
活性領域を形成する工程と、前記第１のｎ型活性領域
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記誘電体膜上に前記ゲート電極で２分割された他方の前
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電極の前記２分割された他方の第２のｎ型活性領域側の
ゲート電極端から前記誘電体膜の膜厚以上隔てた島状の
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形成する工程と、前記第４の活性領域内にドレイン電極
を形成する工程を少なくとも有するＦＥＴの製造方法を
用いることであも作用 本発明の作用を第１図に示されるＦＥＴの断面構造によ
って説明す７）。 １０１はＧａＡｓ半絶縁性基板で、
１０２はＦＥＴのチャンネル領域となるｎ型活性領域
で、 １０３、 １０４は１０２のｎ型活性領域よりも
高濃度のｎ′型活性領域で、 １０６は１０２に示すｎ
′型活性領域よりも高濃度のソース電極側のｎ十型活性
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濃度のドレイン電極側のｎ０型活性領域であも １０５
はゲート電＆ １０９はソース電Ｋ １１０はドレ
イン電極であも また１０８は誘電体膜でシリコン酸化
膜などを用いていも 本発明によるＦＥＴの構造に於て
、 １０３、 １０４のｎ゛型活性領域はゲート電極１
０５のゲート電極端にソース仇 ドレイン側共に自己整
合的に形成されていて、ゲート電極１０５の形成後イオ
ン注入によって形威されん本発明に於て、 １０６のソ
ース側のｎ十型活性領域はゲート電極１０５と電極上に
被着されている誘電体膜１０８に自己整合的にイオン注
入によって形威されている力＜ １０７のドレイン側
のｎ十型活性領域はゲート電極から誘電体膜１０８の膜
厚以上隔たった位置に形成され自己整合的に形威されて
いな鶏 このためゲート・ドレイン耐圧はゲート・ソー
ス耐圧より高く選ぶことかできムその一方でソース抵抗
は低抵抗領域１０３を自己整合的に形成することができ
るため困難なマスク合わせを要求すること無しに精度良
く、また再現性良く高いｇｍを有するＦＥＴを作ること
ができる。
実施例
本発明によるＦＥＴの製造方法の実施例を第２図に示す
。同図（ａ）はＧａＡｓ半導体半絶縁性基板２０１上に
チャンネルとなるｎ型活性領域２０２を形成する工程玄
フォトレジスト２０３をマスク材に幅Ｗｇの島状の領
域２０２にイオン注入２０４を行っ１， 注入条件は
加速電圧５０ｋｅＶでＳｉＦイオンを４ ｘ １ ０”
Ｃｍ−”注入し？Ｑ，同図（ｂ）はゲート電極２０５の
形成工程で、ｎ型活性領域２０２を２分割すも 基板全
面にタングステン・シリサイド・ナイトライド（以下Ｗ
ＳｉＮ）のゲート電極材料を被着しゲート電極２０５を
残して他を取り除くことによって形威すも本実施例に於
ではゲート長はＬｇ＝１．０μｍとした 同図（Ｃ）は
ゲート電極２０４をマスク材として用い自己整合的に第
１の低抵抗層のソース電極側２０６とドレイン電極側２
０７を形成する工程玄 島状の領域以外をフォトレジス
ト２０３でマスクしイオン注入２０８を行っ１， こ
のときの注入条件は加速電圧５０ｋｅＶでＳｉＦイオン
を６ ｘ ｌ Ｏ”ｃｍ−”注入した 同図（ｄ）は誘
電体膜２０９の形成工程玄 誘電体膜として膜厚０．２
μｍの酸化シリコン（Ｓ ｉ Ｏｓ）を用いｔラ こ
のと未ゲート電極２０５の側壁にも正し＜０．２μｍの
膜厚となる様に条件を最適化していも 同図（ｅ）は第
２の低抵抗領域２１０，２１１の形成工程玄 ゲート電
極によって２分割された一方のｎ型活性領域をソース電
極側とし 誘電体膜上のｎ型活性領域とゲート電極のソ
ース端を含む島状の領域と、２分割された他方のｎ型活
性領域をドレイン電極側とし 誘電体膜上にｎ型活性領
域を含むがゲート電極のドレイン端より０． ２μｍ
以上離れた島状の領域以外をフォトレジストでマスクし
イオン注入２１２することによって形威した本実施例で
（よ ソース側の島状のｎ型活性領域をＬｇ＝１．０μ
ｍのゲート電極の中心までとしドレイン側の島状のｎ型
活性領域２１１をゲート電極のドレイン端から１．５μ
ｍ離して形威しｔも同図から分かる様にソース側のｎ型
活性領域２１０はゲート電極とゲート電極上の誘電体膜
２０９に対し自己整合的にゲート電極端より０．２μｍ
隔たったところに精度良く形戊されム 一方ドレイン側
ではｎ型活性領域２１１がゲート電極から１． ５μ
ｍ隔たったところに形威され この距離はマスク合わせ
の精度に依存する力交 後に説明する様に試作されたＦ
ＥＴのドレイン抵抗のバラッキは５％以内に有りＦＥＴ
の特性に直接影響を与えること無もち またこの場合の
注入条件は加速電圧１００ｋｅＶでＳｉイオンを５ ｘ
１ ０”ａｍ−’の注入量であっｆ． 同図（ｆ）
はゲート電極上に金属電極２１２形成工程℃ ゲート電
極材料ＷＳｉＮ上にチタン（Ｔｉ）と金（Ａｕ）の金属
膜を重畳しゲート抵抗を下げるための工程であも ゲー
トに被着された誘電体膜のゲート電極上部を開口しＴｉ
のＯ． ｌμｍ．Ａｕの０．５μｍで形成しｔラ 同
図（ｇ）はソース電極２１３及びドレイン電極２１４の
形成工程で、共にＡ ｕ ／ Ｇ ｅ ／ Ｎｉの合金
′″’ｉＱ ４５０℃で５分のシンターでオーミック
接合が形成されていも ソース電極はゲート電極から１
．５μｍ離れていて、 ドレイン電極はゲート電極から
２．５μｍ離れて形威された 同図（ｈ）は配線電極２
１５、 ２１６の形戊工程であ，４ ＩＣ内の他のＦ
ＥＴとの接続の為の配線電極Ｆ，Ｔｉ−Ｐｔ−Ａｕの多
層膜によって形威されｔ４ 発明の効果 本発明の効果を第３図によって説明すも 第３図（ａ）
は本発明による非対象セルファラインＬＤＤ構造のＦＥ
Ｔの静特性を示ｔ。第３図（ｂ）は比較の為に示した従
来技術によるＦＥＴの静特性であも 比較から明らかな
ように（ｂ）に示す従来技術によるＦＥＴではドレイン
電圧が約４Ｖ以上でソース・ドレイン間にプレークダウ
ンを生じている力＜ （ａ）に示す本発明によるＦＥＴ
ではドレイン電圧がＩＯＶ以上であってもソース・ドレ
イン間のプレークダウンは起きていないことが分かも
また本発明によるＦＥＴはドレイン耐圧が大幅に改善さ
れているバ ＲＳは０．５Ω・ｍｍ″′ｒ：％ Ｋ値は
２２０〜２３０ｍＳ／■・ｍｒｒＫ相互コンダクタンス
ｇｍは２００ｍＳ／ｍｍと他のＦＥＴ特性には全く影響
を与えていなＬ〜 従って本発明によって自己整合的に
低抵抗領域を形成するセルファライメント方法の利点を
有したドレイン耐圧１０ｖ以上のＦＥＴを製造すること
ができた
。同図（ａ）はＧａＡｓ半導体半絶縁性基板２０１上に
チャンネルとなるｎ型活性領域２０２を形成する工程玄
フォトレジスト２０３をマスク材に幅Ｗｇの島状の領
域２０２にイオン注入２０４を行っ１， 注入条件は
加速電圧５０ｋｅＶでＳｉＦイオンを４ ｘ １ ０”
Ｃｍ−”注入し？Ｑ，同図（ｂ）はゲート電極２０５の
形成工程で、ｎ型活性領域２０２を２分割すも 基板全
面にタングステン・シリサイド・ナイトライド（以下Ｗ
ＳｉＮ）のゲート電極材料を被着しゲート電極２０５を
残して他を取り除くことによって形威すも本実施例に於
ではゲート長はＬｇ＝１．０μｍとした 同図（Ｃ）は
ゲート電極２０４をマスク材として用い自己整合的に第
１の低抵抗層のソース電極側２０６とドレイン電極側２
０７を形成する工程玄 島状の領域以外をフォトレジス
ト２０３でマスクしイオン注入２０８を行っ１， こ
のときの注入条件は加速電圧５０ｋｅＶでＳｉＦイオン
を６ ｘ ｌ Ｏ”ｃｍ−”注入した 同図（ｄ）は誘
電体膜２０９の形成工程玄 誘電体膜として膜厚０．２
μｍの酸化シリコン（Ｓ ｉ Ｏｓ）を用いｔラ こ
のと未ゲート電極２０５の側壁にも正し＜０．２μｍの
膜厚となる様に条件を最適化していも 同図（ｅ）は第
２の低抵抗領域２１０，２１１の形成工程玄 ゲート電
極によって２分割された一方のｎ型活性領域をソース電
極側とし 誘電体膜上のｎ型活性領域とゲート電極のソ
ース端を含む島状の領域と、２分割された他方のｎ型活
性領域をドレイン電極側とし 誘電体膜上にｎ型活性領
域を含むがゲート電極のドレイン端より０． ２μｍ
以上離れた島状の領域以外をフォトレジストでマスクし
イオン注入２１２することによって形威した本実施例で
（よ ソース側の島状のｎ型活性領域をＬｇ＝１．０μ
ｍのゲート電極の中心までとしドレイン側の島状のｎ型
活性領域２１１をゲート電極のドレイン端から１．５μ
ｍ離して形威しｔも同図から分かる様にソース側のｎ型
活性領域２１０はゲート電極とゲート電極上の誘電体膜
２０９に対し自己整合的にゲート電極端より０．２μｍ
隔たったところに精度良く形戊されム 一方ドレイン側
ではｎ型活性領域２１１がゲート電極から１． ５μ
ｍ隔たったところに形威され この距離はマスク合わせ
の精度に依存する力交 後に説明する様に試作されたＦ
ＥＴのドレイン抵抗のバラッキは５％以内に有りＦＥＴ
の特性に直接影響を与えること無もち またこの場合の
注入条件は加速電圧１００ｋｅＶでＳｉイオンを５ ｘ
１ ０”ａｍ−’の注入量であっｆ． 同図（ｆ）
はゲート電極上に金属電極２１２形成工程℃ ゲート電
極材料ＷＳｉＮ上にチタン（Ｔｉ）と金（Ａｕ）の金属
膜を重畳しゲート抵抗を下げるための工程であも ゲー
トに被着された誘電体膜のゲート電極上部を開口しＴｉ
のＯ． ｌμｍ．Ａｕの０．５μｍで形成しｔラ 同
図（ｇ）はソース電極２１３及びドレイン電極２１４の
形成工程で、共にＡ ｕ ／ Ｇ ｅ ／ Ｎｉの合金
′″’ｉＱ ４５０℃で５分のシンターでオーミック
接合が形成されていも ソース電極はゲート電極から１
．５μｍ離れていて、 ドレイン電極はゲート電極から
２．５μｍ離れて形威された 同図（ｈ）は配線電極２
１５、 ２１６の形戊工程であ，４ ＩＣ内の他のＦ
ＥＴとの接続の為の配線電極Ｆ，Ｔｉ−Ｐｔ−Ａｕの多
層膜によって形威されｔ４ 発明の効果 本発明の効果を第３図によって説明すも 第３図（ａ）
は本発明による非対象セルファラインＬＤＤ構造のＦＥ
Ｔの静特性を示ｔ。第３図（ｂ）は比較の為に示した従
来技術によるＦＥＴの静特性であも 比較から明らかな
ように（ｂ）に示す従来技術によるＦＥＴではドレイン
電圧が約４Ｖ以上でソース・ドレイン間にプレークダウ
ンを生じている力＜ （ａ）に示す本発明によるＦＥＴ
ではドレイン電圧がＩＯＶ以上であってもソース・ドレ
イン間のプレークダウンは起きていないことが分かも
また本発明によるＦＥＴはドレイン耐圧が大幅に改善さ
れているバ ＲＳは０．５Ω・ｍｍ″′ｒ：％ Ｋ値は
２２０〜２３０ｍＳ／■・ｍｒｒＫ相互コンダクタンス
ｇｍは２００ｍＳ／ｍｍと他のＦＥＴ特性には全く影響
を与えていなＬ〜 従って本発明によって自己整合的に
低抵抗領域を形成するセルファライメント方法の利点を
有したドレイン耐圧１０ｖ以上のＦＥＴを製造すること
ができた
第１図は本発明による作用の説明図でＧａＡｓＦＥＴの
断面構造は 第２図は本発明の一実施例のＧａＡｓＦＥ
Ｔの製造方法の工程は 第３図は本発明による効果を示
す図で、ＦＥＴと従来技術によるＦＥＴの特性比較を示
す阻 第４図は従来技術によるＧａＡｓＦＥＴの断面構
造図であも１０２・・・ＦＥＴの活性領壊 １０３、
ｌ０４・・・ゲート電極に自己整合的に形成された低抵
抗領ｉｔ １０５・・・ＦＥＴのゲート電凰 １０６
・・・ゲート電極に自己整合的に形威されたソース側低
抵抗領坂 １０７・・・ゲート電極より離して形威され
たドレイン側低抵抗領ｖＩ．１０８・・・誘電体ｌＬ
２０２・・・ＦＥＴの活性領坂 ２０６、 ２０７・・
・ゲート電極に自己整合的に形成された低抵抗領壊 ２
０５・・・ＦＥＴのゲート電鳳 ２０９・・・誘電体１
１！Ｌ ２１０・・・ゲート電極に自己整合的に形成
されたソース側低抵抗領［ ２１１・・・ゲート電極
より離して形成されたドレイン側低抵抗領境
断面構造は 第２図は本発明の一実施例のＧａＡｓＦＥ
Ｔの製造方法の工程は 第３図は本発明による効果を示
す図で、ＦＥＴと従来技術によるＦＥＴの特性比較を示
す阻 第４図は従来技術によるＧａＡｓＦＥＴの断面構
造図であも１０２・・・ＦＥＴの活性領壊 １０３、
ｌ０４・・・ゲート電極に自己整合的に形成された低抵
抗領ｉｔ １０５・・・ＦＥＴのゲート電凰 １０６
・・・ゲート電極に自己整合的に形威されたソース側低
抵抗領坂 １０７・・・ゲート電極より離して形威され
たドレイン側低抵抗領ｖＩ．１０８・・・誘電体ｌＬ
２０２・・・ＦＥＴの活性領坂 ２０６、 ２０７・・
・ゲート電極に自己整合的に形成された低抵抗領壊 ２
０５・・・ＦＥＴのゲート電鳳 ２０９・・・誘電体１
１！Ｌ ２１０・・・ゲート電極に自己整合的に形成
されたソース側低抵抗領［ ２１１・・・ゲート電極
より離して形成されたドレイン側低抵抗領境
Claims (2)
- （１）ＧａＡｓ半導体半絶縁性基板の主表面に形成され
たショットキー接合型電界効果トランジスタに於て、前
記ＧａＡｓ半導体半絶縁性基板にキャリア濃度ｎ１を有
する第１のｎ型活性領域と、キャリア濃度ｎ２を有する
第２のｎ型活性領域と、キャリア濃度ｎ２を有する第３
のｎ型活性領域と、キャリア濃度ｎ３を有する第４のｎ
型活性領域と、キャリア濃度ｎ３を有する第５のｎ型活
性領域を有し、前記ＧａＡｓ基板上に幅Ｗｇで長さＬｇ
を有するゲート電極と、幅Ｗｇでゲート電極から距離Ｌ
ｇｓ離れて位置するソース電極と、幅Ｗｇでゲート電極
から距離Ｌｄｇ離れて位置するドレイン電極を有し、前
記ゲート電極と前記ゲート電極から前記ソース電極まで
のＧａＡｓ半導体基板表面と前記ゲート電極から前記ド
レイン電極までのＧａＡｓ半導体基板表面を少なくとも
被覆する膜厚Ａの誘電体膜を有し、しかも前記キャリア
濃度ｎ１、ｎ２及びｎ３がｎ１＜ｎ２＜ｎ３であり、ま
た前記第１のｎ型領域が幅Ｗｇ長さＬｇで前記ゲート電
極直下に有り、前記第２のｎ型領域が幅Ｗｇ長さＡで前
記ゲート電極のソース端よりソース電極側に前記第１の
ｎ型活性領域に接して有り、前記第３のｎ型活性領域が
幅Ｗｇ、長さがＡより長くしかもＬｄｇより短く前記ゲ
ート電極のドレイン端よりドレイン電極側に前記第１の
ｎ型活性領域に接して有り、前記第４のｎ型活性領域が
幅Ｗｇで前記第２のｎ型活性領域に接してソース電極側
に有り、前記第５のｎ型活性領域が幅Ｗｇで前記第３の
ｎ型活性領域に接してドレイン電極側にあることを特徴
とした半導体装置。 - （２）ＧａＡｓ半絶縁性基板の主表面に幅Ｗｇの島状の
第１のｎ型活性領域を形成する工程と、前記第１のｎ型
活性領域を２分割しかつ前記第１のｎ型活性領域上にゲ
ート電極を形成する工程と、前記第１のｎ型活性領域を
少なくとも含む島状の領域で、しかも前記ゲート電極を
マスク材として第２のｎ型活性領域を形成する工程と、
前記第１のｎ型活性領域、第２のｎ型活性領域およびゲ
ート電極を少なくとも被覆する誘電体膜を形成する工程
と、前記誘電体膜上に前記ゲート電極で２分割された一
方の前記第２のｎ型活性領域を少なくとも含み、しかも
前記ゲート電極の前記２分割された一方の第２のｎ型活
性領域側のゲート電極端を含む島状の領域に前記ゲート
電極及び前記誘電体膜をマスク材として第３のｎ型活性
領域を形成する工程と、前記誘電体膜上に前記ゲート電
極で２分割された他方の前記第２のｎ型活性領域を少な
くとも含むが、前記ゲート電極の前記２分割された他方
の第２のｎ型活性領域側のゲート電極端から前記誘電体
膜の膜厚以上隔てた島状の領域に前記第３のｎ型活性領
域と同じ第４の活性領域を形成する工程と、前記第３の
活性領域内にソース電極を形成する工程と、前記第４の
活性領域内にドレイン電極を形成する工程を少なくとも
有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18408589A JPH0348429A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18408589A JPH0348429A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348429A true JPH0348429A (ja) | 1991-03-01 |
Family
ID=16147136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18408589A Pending JPH0348429A (ja) | 1989-07-17 | 1989-07-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166841A (ja) * | 1991-08-20 | 1993-07-02 | Sanyo Electric Co Ltd | 電界効果型トランジスタ及びその製造方法 |
| US5296398A (en) * | 1990-04-19 | 1994-03-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
| US5512499A (en) * | 1991-03-01 | 1996-04-30 | Motorola, Inc, | Method of making symmetrical and asymmetrical MESFETS |
-
1989
- 1989-07-17 JP JP18408589A patent/JPH0348429A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296398A (en) * | 1990-04-19 | 1994-03-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
| US5344788A (en) * | 1990-04-19 | 1994-09-06 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
| US5510280A (en) * | 1990-04-19 | 1996-04-23 | Mitsubishi Denki Kabushiki Kaisha | Method of making an asymmetrical MESFET having a single sidewall spacer |
| US5512499A (en) * | 1991-03-01 | 1996-04-30 | Motorola, Inc, | Method of making symmetrical and asymmetrical MESFETS |
| JPH05166841A (ja) * | 1991-08-20 | 1993-07-02 | Sanyo Electric Co Ltd | 電界効果型トランジスタ及びその製造方法 |
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