JPH0376233A - 電界効果型トランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法Info
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- JPH0376233A JPH0376233A JP21244889A JP21244889A JPH0376233A JP H0376233 A JPH0376233 A JP H0376233A JP 21244889 A JP21244889 A JP 21244889A JP 21244889 A JP21244889 A JP 21244889A JP H0376233 A JPH0376233 A JP H0376233A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上に形成される電界効果型トラン
ジスタおよびその製造方法に関し、特にゲート部に対し
ソース、ドレイン間距離が異なる非対称構造の電界効果
型トランジスタにおいてゲート部とドレイン領域の間の
活性不純物濃度を増加させゲート部とドレイン領域との
中間の濃度にすることを特徴とした電界効果型トランジ
スタおよびその製造方法に関する。
ジスタおよびその製造方法に関し、特にゲート部に対し
ソース、ドレイン間距離が異なる非対称構造の電界効果
型トランジスタにおいてゲート部とドレイン領域の間の
活性不純物濃度を増加させゲート部とドレイン領域との
中間の濃度にすることを特徴とした電界効果型トランジ
スタおよびその製造方法に関する。
例えば、ＧａＡｓ等のｍ−ｖ族化合物半導体を用いたシ
ョットキー接合ゲート型電界効果型トランジスタ（Ｍｅ
ｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以
下ＭＥＳＦＥＴと称す）は、高周波ならびに高速集積回
路の基本素子として重要な役割を果たしている。
ョットキー接合ゲート型電界効果型トランジスタ（Ｍｅ
ｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以
下ＭＥＳＦＥＴと称す）は、高周波ならびに高速集積回
路の基本素子として重要な役割を果たしている。
ところでＭＥＳＦＥＴの高周波指数は良く知られている
ように、伝達コンダクタンスＧｍとゲート・ソース間容
１ｃｇｓを用いてＧ ｍ ／ Ｃｇｓで記述される。す
なわちＧｍを大きくするか、Ｃｇｓを小さくすれば高周
波性能指数を向上させることができる。Ｇｍの増大及び
Ｃｇｓの減少には、ゲート長を短縮することが有効であ
る。しかしゲート長を短縮するにしたがって短チヤネル
効果を生じるため、単純にゲート長を短縮したのではＦ
ＥＴ特性が劣下してしまう。
ように、伝達コンダクタンスＧｍとゲート・ソース間容
１ｃｇｓを用いてＧ ｍ ／ Ｃｇｓで記述される。す
なわちＧｍを大きくするか、Ｃｇｓを小さくすれば高周
波性能指数を向上させることができる。Ｇｍの増大及び
Ｃｇｓの減少には、ゲート長を短縮することが有効であ
る。しかしゲート長を短縮するにしたがって短チヤネル
効果を生じるため、単純にゲート長を短縮したのではＦ
ＥＴ特性が劣下してしまう。
ゲート長を短縮しても短チヤネル効果を生じさせないデ
バイスの構造およびその製造方法として、ゲート部のシ
ョットキー接合とソースおよびドレイン領域との自己整
合により形成される構造およびその製造方法が知られて
いる。代表的なものは榎木他による論文“ＭＭＩＣ用Ｇ
ａＡｓ Ａｄｖａｎｃｅｄ ５ＡＩＮＴ構造の最適
化”、電子通信学会電子デバイス研究会、ＥＤ８６−９
．１９８６年５月、において発表されたデバイスおよび
その製造方法があり、これは第４図（ａ）乃至（ｆ）に
図示するようなデバイス構造およびその製造方法である
。
バイスの構造およびその製造方法として、ゲート部のシ
ョットキー接合とソースおよびドレイン領域との自己整
合により形成される構造およびその製造方法が知られて
いる。代表的なものは榎木他による論文“ＭＭＩＣ用Ｇ
ａＡｓ Ａｄｖａｎｃｅｄ ５ＡＩＮＴ構造の最適
化”、電子通信学会電子デバイス研究会、ＥＤ８６−９
．１９８６年５月、において発表されたデバイスおよび
その製造方法があり、これは第４図（ａ）乃至（ｆ）に
図示するようなデバイス構造およびその製造方法である
。
即ち、第４図（ａ）乃至（ｆ）は従来技術による電界効
果型トランジスタの製造方法の工程図である。以下説明
する。
果型トランジスタの製造方法の工程図である。以下説明
する。
高抵抗ＧａＡｓ ＩＣ基板１の主表面に基板もれ電流を
おさえるため例えばＢｅを活性層部に選択イオン注入し
、電気的障壁を作る１層２を形成する。引きつづきＮ型
不純物として、例えばＳｉを選択イオン注入し、活性（
能動）層３となる１次イオン注入層を形成する（第４図
（ａ））、本主表面に例えばプラズマＣＶＤ法により窒
化シリコン膜４（以下ＳｉＮ膜と称す）を堆積させる。
おさえるため例えばＢｅを活性層部に選択イオン注入し
、電気的障壁を作る１層２を形成する。引きつづきＮ型
不純物として、例えばＳｉを選択イオン注入し、活性（
能動）層３となる１次イオン注入層を形成する（第４図
（ａ））、本主表面に例えばプラズマＣＶＤ法により窒
化シリコン膜４（以下ＳｉＮ膜と称す）を堆積させる。
さらにこの上に例えば、ホトレジスト５、シリコン樹脂
（ＳＩＲ）６により３層構造を有する３１）レジスト〈
５．６．７）を形成し、３層レジスト（５，６，７）の
最上層レジスト７を光食刻法によりパターニングする（
第４図（ｂ））。
（ＳＩＲ）６により３層構造を有する３１）レジスト〈
５．６．７）を形成し、３層レジスト（５，６，７）の
最上層レジスト７を光食刻法によりパターニングする（
第４図（ｂ））。
このパターニングしたレジスト７をマスクとして、中間
層の５ＩＲ６および最下層のレジスト５を順次反応性イ
オンエツチング等で加工し、ソース、ドレイン領域に開
口を開けてＳｉＮ膜４を選択的に露出させ、Ｔ型ダミー
ゲート（５、６〉を作成する。ＶｔいてこのＴ型ダミー
ゲート（５，６）をマスクとしてＮ型不純物として例え
ばＳｉを傾斜イオン注入して、ゲート部とソース側の高
濃度不純物層８との距離は近く、ドレイン側の高濃度不
純物層９は離れた非対称構造を作る（第４図（Ｃ））。
層の５ＩＲ６および最下層のレジスト５を順次反応性イ
オンエツチング等で加工し、ソース、ドレイン領域に開
口を開けてＳｉＮ膜４を選択的に露出させ、Ｔ型ダミー
ゲート（５、６〉を作成する。ＶｔいてこのＴ型ダミー
ゲート（５，６）をマスクとしてＮ型不純物として例え
ばＳｉを傾斜イオン注入して、ゲート部とソース側の高
濃度不純物層８との距離は近く、ドレイン側の高濃度不
純物層９は離れた非対称構造を作る（第４図（Ｃ））。
このようにして作成した基板主表面上に例えば酸化シリ
コン膜（以下Ｓｉ０ｇ膜と称す〉 １０を堆積する。引
き続き上記したＴ型ダ逅−ゲート（５，６）を作成した
３層レジスト（５，６）上に堆積したＳｉｎ、のみを３
層レジスト（５，６）と共にリフトオフ法により除去す
る。
コン膜（以下Ｓｉ０ｇ膜と称す〉 １０を堆積する。引
き続き上記したＴ型ダ逅−ゲート（５，６）を作成した
３層レジスト（５，６）上に堆積したＳｉｎ、のみを３
層レジスト（５，６）と共にリフトオフ法により除去す
る。
ついでイオン注入層を活性化するために焼鈍を行う。
次に本基板上のゲート電極に対応する部分にのみ開口を
もつレジストバタンを形成し、反応性イオンエツチング
等を用いてＳｉＮ膜４を除去してゲート部の活性層３の
領域を露出させる。
もつレジストバタンを形成し、反応性イオンエツチング
等を用いてＳｉＮ膜４を除去してゲート部の活性層３の
領域を露出させる。
この後レジストを除去して、ＧａＡｓとショットキー接
合を形成するメタル１）とゲート抵抗を減少させるため
のメタル１２を、各々例えばＭｏとＡｕをスパッタ法に
より形成する（第４図（ｄ））。
合を形成するメタル１）とゲート抵抗を減少させるため
のメタル１２を、各々例えばＭｏとＡｕをスパッタ法に
より形成する（第４図（ｄ））。
次にゲート部分だけにメタル（１），１２）が残るよう
に、基板を傾斜させたイオンビームエツチングにより不
用部分のＡｕ（１２）を除去する。このあとゲート部に
残ったＡｕ１２をマスクとして不用部分の例えばＭａｉ
ｌを反応性イオンエツチング等を用いて除去して、ゲー
ト周辺の５ｉＯｚｌＯとオーバーラツプしないゲート（
１），１２）が作成される（第４図（ｅ））。
に、基板を傾斜させたイオンビームエツチングにより不
用部分のＡｕ（１２）を除去する。このあとゲート部に
残ったＡｕ１２をマスクとして不用部分の例えばＭａｉ
ｌを反応性イオンエツチング等を用いて除去して、ゲー
ト周辺の５ｉＯｚｌＯとオーバーラツプしないゲート（
１），１２）が作成される（第４図（ｅ））。
この後ソース電極とドレイン電極に対応する部分にのみ
開口を持つレジストバタンを形成し、これをマスクとし
てＳ ｉｏｚ １０．Ｓ ｉＮ４を反応性イオンエツ
チング等で除去する。ついでこのレジストバタンを利用
してオーム性接触の取れる金属として例えばＡ ｕ Ｇ
ｅ ／ Ｎ ｉを蒸着し、リフトオフ法により不要な
ＡｕＧｅ／Ｎｉを除去した後、残留部を合金化すること
によってソース電極１３及びドレイン電極１４を形成し
所望のＦＥＴを製作する（第４図（ｆ） ）。
開口を持つレジストバタンを形成し、これをマスクとし
てＳ ｉｏｚ １０．Ｓ ｉＮ４を反応性イオンエツ
チング等で除去する。ついでこのレジストバタンを利用
してオーム性接触の取れる金属として例えばＡ ｕ Ｇ
ｅ ／ Ｎ ｉを蒸着し、リフトオフ法により不要な
ＡｕＧｅ／Ｎｉを除去した後、残留部を合金化すること
によってソース電極１３及びドレイン電極１４を形成し
所望のＦＥＴを製作する（第４図（ｆ） ）。
このようにして作製されたＦＥＴは第４図（ｒ）に図示
するようにゲート部活性層２とソース部高濃度不純物層
８が近くドレイン部高濃度不純物Ｆｉ９が遠く離れた非
対称構造になっている。この構造によりゲート・ソース
間容ＩＣｇＳを小さくするためにゲート長を短くしてい
ってもソース・ドレインの高濃度不純物層（８，９〉間
の距離を長くできるため、短ゲート長化したときに電気
的障壁の１層２を形成しても、抑止できない高濃度不純
物層（８，９）間で生じる基板漏れ電流に起因する短チ
ヤネル効果を抑制することができる。
するようにゲート部活性層２とソース部高濃度不純物層
８が近くドレイン部高濃度不純物Ｆｉ９が遠く離れた非
対称構造になっている。この構造によりゲート・ソース
間容ＩＣｇＳを小さくするためにゲート長を短くしてい
ってもソース・ドレインの高濃度不純物層（８，９〉間
の距離を長くできるため、短ゲート長化したときに電気
的障壁の１層２を形成しても、抑止できない高濃度不純
物層（８，９）間で生じる基板漏れ電流に起因する短チ
ヤネル効果を抑制することができる。
しかしながら上記した製造方法により得られる自己整合
型ＭＥ Ｓ Ｆ ＥＴでは、ドレイン側の表面空乏層の
影響が生じ、表面近傍を電気伝導領域とするようなゲー
トバイアス条件では、伝達コンダクタンスＧｍは、一般
に良く知られているようなソース直列抵抗Ｒｓとの関係
、即ちＧｍｏ Ｑｍ、、 ／ （１＋ Ｇｍｏ ＊
Ｒ３） ””（１）ここでＧｍ、は真性伝達コンダクタ
ンス、Ｒ３はソース・ゲート間抵抗、はなくなり、第５
図に図示するように今までＦＥＴ特性には影響を与えな
いと考えられていたゲート・ドレイン間抵抗Ｒｄと密接
な関係を持つようになる。この状態になるとＧｍは当然
、（１）式でしめされる値より小さくなる。従って短ゲ
ート長化した割には高周波、高速スイッチング特性はさ
ほど向上せず、ＧａＡｓ１Ｃの性能を減じることになる
。
型ＭＥ Ｓ Ｆ ＥＴでは、ドレイン側の表面空乏層の
影響が生じ、表面近傍を電気伝導領域とするようなゲー
トバイアス条件では、伝達コンダクタンスＧｍは、一般
に良く知られているようなソース直列抵抗Ｒｓとの関係
、即ちＧｍｏ Ｑｍ、、 ／ （１＋ Ｇｍｏ ＊
Ｒ３） ””（１）ここでＧｍ、は真性伝達コンダクタ
ンス、Ｒ３はソース・ゲート間抵抗、はなくなり、第５
図に図示するように今までＦＥＴ特性には影響を与えな
いと考えられていたゲート・ドレイン間抵抗Ｒｄと密接
な関係を持つようになる。この状態になるとＧｍは当然
、（１）式でしめされる値より小さくなる。従って短ゲ
ート長化した割には高周波、高速スイッチング特性はさ
ほど向上せず、ＧａＡｓ１Ｃの性能を減じることになる
。
本発明の目的はドレイン高濃度不純物層９とゲート部活
性層３との間に、ゲート部活性層３の厚みとほぼ同じ厚
さで、ドレイン高濃度不純物Ｎ９と活性層３の中間であ
るような濃度の注入層を形成することにより、短チヤネ
ル効果の増大を招くことなく、ドレイン側の表面空乏層
の広がりを抑え、伝達コンダクタンスＧｍを向上させる
ことで、化合物半導体の持つ高速性を最大限引き出す電
界効果型トランジスタ（ＭＥＳＦＥＴ）およびその製造
方法を提供することにある。
性層３との間に、ゲート部活性層３の厚みとほぼ同じ厚
さで、ドレイン高濃度不純物Ｎ９と活性層３の中間であ
るような濃度の注入層を形成することにより、短チヤネ
ル効果の増大を招くことなく、ドレイン側の表面空乏層
の広がりを抑え、伝達コンダクタンスＧｍを向上させる
ことで、化合物半導体の持つ高速性を最大限引き出す電
界効果型トランジスタ（ＭＥＳＦＥＴ）およびその製造
方法を提供することにある。
すでに上記したように今まで全く注目されていなかった
ＭＥＳＦＥＴのドレイン側状態に着目し、ドレイン高濃
度不純物層９とゲート部活性層３の間に、ゲート部活性
層３とほぼ同じ厚さで、濃度はドレイン高濃度不純物層
９と活性Ｎ３の中間になるようにイオン注入を行い、こ
の部分の活性不純物濃度を上げることを特徴とするＧａ
ＡｓＭＥＳＦＥＴの構造およびその製造方法である。
ＭＥＳＦＥＴのドレイン側状態に着目し、ドレイン高濃
度不純物層９とゲート部活性層３の間に、ゲート部活性
層３とほぼ同じ厚さで、濃度はドレイン高濃度不純物層
９と活性Ｎ３の中間になるようにイオン注入を行い、こ
の部分の活性不純物濃度を上げることを特徴とするＧａ
ＡｓＭＥＳＦＥＴの構造およびその製造方法である。
本発明はＭＥＳＦＥＴを非対称ゲート構造として形成し
、かつゲート部活性層とソースもしくはドレイン側高濃
度不純物層の少なくとも１方との間に中間的な濃度で、
活性層と同程度の厚さを有する活性不純物層を形成する
ことで、ＭＥＳＦＥＴとしてＧｍが向上し、Ｒｄが減少
したデバイスが実現されている。ＣｇＳは変わらずＧｍ
のみ向上することで周波数特性が改善される。短チヤネ
ル効果の増大を招くことなく、ドレイン側の表面空乏層
の広がりも抑制されるためＧｍが向上している。
、かつゲート部活性層とソースもしくはドレイン側高濃
度不純物層の少なくとも１方との間に中間的な濃度で、
活性層と同程度の厚さを有する活性不純物層を形成する
ことで、ＭＥＳＦＥＴとしてＧｍが向上し、Ｒｄが減少
したデバイスが実現されている。ＣｇＳは変わらずＧｍ
のみ向上することで周波数特性が改善される。短チヤネ
ル効果の増大を招くことなく、ドレイン側の表面空乏層
の広がりも抑制されるためＧｍが向上している。
さらに本説明ではこのようなＭＥＳＦＥＴを実現するた
めの具体的な製造方法も提供している。
めの具体的な製造方法も提供している。
従来の技術で述べた方法に、以下に示す追加工程を行う
。
。
第４図（ｃ）に図示したＴ型ダミーゲートマスクによる
ソース、ドレイン領域の高濃度不純物傾斜イオン注入の
後、第１図（ａ）に図示するように１８０”基板回転を
行いすでに形成しである活性層と同程度の注入飛程とな
るように、例えばＳｔのイオン注入を行う。
ソース、ドレイン領域の高濃度不純物傾斜イオン注入の
後、第１図（ａ）に図示するように１８０”基板回転を
行いすでに形成しである活性層と同程度の注入飛程とな
るように、例えばＳｔのイオン注入を行う。
この後上記した従来技術と同様の方法によりＦＥＴを作
成する。完成したＦＥＴの模式的断面構造図を第１図（
ｂ）に図示する。第１図（ｂ）に図示しているように第
１図（ａ）に図示した注入工程を追加することにより、
ゲート部活性領域３とドレイン高濃度不純物Ｎ９の間に
活性Ｎ３より高濃度の活性不純物層１５を形成すること
ができる。
成する。完成したＦＥＴの模式的断面構造図を第１図（
ｂ）に図示する。第１図（ｂ）に図示しているように第
１図（ａ）に図示した注入工程を追加することにより、
ゲート部活性領域３とドレイン高濃度不純物Ｎ９の間に
活性Ｎ３より高濃度の活性不純物層１５を形成すること
ができる。
本発明の実施態様は以下に示す通りである。
即ち本発明は、半導体基板上（１）に形成される電界効
果型トランジスタのうち、ゲート部活性層（３）とソー
ス、ドレイン高濃度不純物層（８，９）との間の距離が
異なる非対称構造となっていて、ゲート部活性層（３）
と、高濃度に活性不純物が埋め込まれているドレイン高
濃度不純物層（９）との間の活性不純物層α−の不純物
濃度を増加させ、ゲート部活性層（３）の不純物濃度と
ドレイン高濃度不純物層（９）の不純物濃度との中間の
濃度にすることを特徴とする、電界効果型トランジスタ
であり、さらにまた 半絶縁性基板（１）の主表面に電気的障壁層（２）を作
るイオン注入後、さらに選択イオン注入によりゲート部
活性層（３）となる１次イオン注入層を形成後前記活性
Ｎ（３）上に窒化シリコン膜（４）を堆積させる第１の
工程と、 前記窒化シリコン膜（４）上にホトレジスト（５）、シ
リコン樹脂（６）及びさらに別のホトレジスト（７）か
らなる３層レジスト（５，６，７）を形成後前記３層レ
ジスト（５，６，７）の最上層レジスト（７）をパター
ニングする第２の工程と、前記第２の工程によりパター
ニングされた最上層レジスト（７）をマスクとして前記
シリコン樹脂（６）及び前記最下層のレジスト（５）を
エツチング除去し窒化シリコン膜（４）を選択的に露出
し、Ｔ型ダミーゲート（５，６〉を形ｔｃ後、前記Ｔ型
ダミーゲート（５，６）をマスクとしてｆ頃斜イオン注
入によりソース側及びドレイン側高濃度不純物層となる
べき領域（８，９）に所定の不純物イオンを注入し、前
記Ｔ型ダミーゲート（５．６）に対して非対称構造にソ
ース側及びドレイン側高濃度不純物Ｊｉｉ（８，９）を
ゲート部活性層（３）を隔てて形成する第３の工程と、
前記第３の工程後１８０°前記半絶縁性基板（１）を回
転し、前記ゲート部活性層（３）と同程度の注入飛程と
なる条件で所定の不純物イオンを注入し活性不純物層α
つを形成する第４の工程と、さらに前記基板（１）主表
面上に絶縁膜αωを堆積後、前記Ｔ型ダミーゲート（５
，６）を作成したレジスト（６）上に堆積した絶縁膜α
０のみをリフトオフ法により除去後イオン注入層を活性
化する焼鈍を行ない、さらに前記基板（１）上のゲート
電極に対応する部分にのみ開口をもつレジストバタンを
形成し前記窒化シリコン膜（４）を除去してゲート部活
性層（３）を露出させ、この後レジストを除去して金属
（１），１２）を形成して前記基板（１，３）とショッ
トキー接合を形成し、さらにゲート部分だけにメタル（
１），１２）が残るように前記金属をパターニングする
第５の工程と、 前記ソース側高濃度不純物層（８）及びドレイン側高濃
度不純物層（９）にオーミック電極（１３，１４）を形
成する第６の工程との工程の結合により形成されること
を特徴とする電界効果型トランジスタの製造方法に関す
るものである。
果型トランジスタのうち、ゲート部活性層（３）とソー
ス、ドレイン高濃度不純物層（８，９）との間の距離が
異なる非対称構造となっていて、ゲート部活性層（３）
と、高濃度に活性不純物が埋め込まれているドレイン高
濃度不純物層（９）との間の活性不純物層α−の不純物
濃度を増加させ、ゲート部活性層（３）の不純物濃度と
ドレイン高濃度不純物層（９）の不純物濃度との中間の
濃度にすることを特徴とする、電界効果型トランジスタ
であり、さらにまた 半絶縁性基板（１）の主表面に電気的障壁層（２）を作
るイオン注入後、さらに選択イオン注入によりゲート部
活性層（３）となる１次イオン注入層を形成後前記活性
Ｎ（３）上に窒化シリコン膜（４）を堆積させる第１の
工程と、 前記窒化シリコン膜（４）上にホトレジスト（５）、シ
リコン樹脂（６）及びさらに別のホトレジスト（７）か
らなる３層レジスト（５，６，７）を形成後前記３層レ
ジスト（５，６，７）の最上層レジスト（７）をパター
ニングする第２の工程と、前記第２の工程によりパター
ニングされた最上層レジスト（７）をマスクとして前記
シリコン樹脂（６）及び前記最下層のレジスト（５）を
エツチング除去し窒化シリコン膜（４）を選択的に露出
し、Ｔ型ダミーゲート（５，６〉を形ｔｃ後、前記Ｔ型
ダミーゲート（５，６）をマスクとしてｆ頃斜イオン注
入によりソース側及びドレイン側高濃度不純物層となる
べき領域（８，９）に所定の不純物イオンを注入し、前
記Ｔ型ダミーゲート（５．６）に対して非対称構造にソ
ース側及びドレイン側高濃度不純物Ｊｉｉ（８，９）を
ゲート部活性層（３）を隔てて形成する第３の工程と、
前記第３の工程後１８０°前記半絶縁性基板（１）を回
転し、前記ゲート部活性層（３）と同程度の注入飛程と
なる条件で所定の不純物イオンを注入し活性不純物層α
つを形成する第４の工程と、さらに前記基板（１）主表
面上に絶縁膜αωを堆積後、前記Ｔ型ダミーゲート（５
，６）を作成したレジスト（６）上に堆積した絶縁膜α
０のみをリフトオフ法により除去後イオン注入層を活性
化する焼鈍を行ない、さらに前記基板（１）上のゲート
電極に対応する部分にのみ開口をもつレジストバタンを
形成し前記窒化シリコン膜（４）を除去してゲート部活
性層（３）を露出させ、この後レジストを除去して金属
（１），１２）を形成して前記基板（１，３）とショッ
トキー接合を形成し、さらにゲート部分だけにメタル（
１），１２）が残るように前記金属をパターニングする
第５の工程と、 前記ソース側高濃度不純物層（８）及びドレイン側高濃
度不純物層（９）にオーミック電極（１３，１４）を形
成する第６の工程との工程の結合により形成されること
を特徴とする電界効果型トランジスタの製造方法に関す
るものである。
本発明により作成したＦＥＴと前述の従来技術により作
成したＦＥＴとの特性の差を、前述したＦＥＴの性能を
表わす重要パラメータとしての相互コンダクタンスＧｍ
により図示すると第２図及び第３図のようになる。第２
図はＧｍとＲｄの関係を、また第３図はＧｍとＦＥＴの
しきい値電圧Ｖ１゜との関係を示したものである。
成したＦＥＴとの特性の差を、前述したＦＥＴの性能を
表わす重要パラメータとしての相互コンダクタンスＧｍ
により図示すると第２図及び第３図のようになる。第２
図はＧｍとＲｄの関係を、また第３図はＧｍとＦＥＴの
しきい値電圧Ｖ１゜との関係を示したものである。
第２図に図示しているように本技術によりドレイン抵抗
Ｒｄを小さくし、すなわちドレイン側表面空乏層を小さ
くするとＧｍは顕著に上昇することがわかる。また第３
図に図示しているように同一のしきい値電圧で比較する
と４０％程度のＧｍの向上が見られる。
Ｒｄを小さくし、すなわちドレイン側表面空乏層を小さ
くするとＧｍは顕著に上昇することがわかる。また第３
図に図示しているように同一のしきい値電圧で比較する
と４０％程度のＧｍの向上が見られる。
本発明による技術ではゲート・ソース間容量（０ｇ３）
は変化しないので、遮断周波数ｆＴは、ｒＴ−１／２π
ＸＧｍ／Ｃｇｓの式に従いＧｍの上昇分に対応して向上
する。従来接縮でのｆＴは２３ＧＨｚ止まりであったが
、本発明による技術ではｆＴを３２ＧＨ２まで向上させ
ることができた。
は変化しないので、遮断周波数ｆＴは、ｒＴ−１／２π
ＸＧｍ／Ｃｇｓの式に従いＧｍの上昇分に対応して向上
する。従来接縮でのｆＴは２３ＧＨｚ止まりであったが
、本発明による技術ではｆＴを３２ＧＨ２まで向上させ
ることができた。
第１図は本発明による実施例としての電界効果型トラン
ジスタの構造およびその製造方法の工程図であり、 第２図及び第３図は本発明の詳細な説明するための実験
データであって、それぞれＧｍとＲｄの関係及びＧｍと
ＶｔＣの関係を示し、第４図（ａ）乃至（ｆ）は従来の
技術による電界効果型トランジスタの製造方法の工程図
であり、 第５図は従来技術による試作デバイスのＧｍとＲｄの関
係である。 １・・・半絶縁性基板 ２・・・１層 ３・・・活性層 ４・・・５ｉＮ ５．７・・・ホトレジスト ６・・・５ＩＲ ８・・・ソース側高濃度不純物層 ９・・・ドレイン側高濃度不純物層 １０・・・Ｓｉｎ。 ｌｌ・・・Ｎ。 １２・・・Ａｕ １３・・・ソース側オーもツタ電極 １４・・・ドレイン側オーミック電極 １５・・・活性不純物層
ジスタの構造およびその製造方法の工程図であり、 第２図及び第３図は本発明の詳細な説明するための実験
データであって、それぞれＧｍとＲｄの関係及びＧｍと
ＶｔＣの関係を示し、第４図（ａ）乃至（ｆ）は従来の
技術による電界効果型トランジスタの製造方法の工程図
であり、 第５図は従来技術による試作デバイスのＧｍとＲｄの関
係である。 １・・・半絶縁性基板 ２・・・１層 ３・・・活性層 ４・・・５ｉＮ ５．７・・・ホトレジスト ６・・・５ＩＲ ８・・・ソース側高濃度不純物層 ９・・・ドレイン側高濃度不純物層 １０・・・Ｓｉｎ。 ｌｌ・・・Ｎ。 １２・・・Ａｕ １３・・・ソース側オーもツタ電極 １４・・・ドレイン側オーミック電極 １５・・・活性不純物層
Claims (2)
- （１）半導体基板上に形成される電界効果型トランジス
タのうち、ゲート部活性層とソース、ドレイン高濃度不
純物層との間の距離が異なる非対称構造となつていて、
ゲート部活性層と、高濃度に活性不純物が埋め込まれて
いるドレイン高濃度不純物層との間の活性不純物層の不
純物濃度を増加させ、ゲート部活性層の不純物濃度とド
レイン高濃度不純物層の不純物濃度との中間の濃度にす
ることを特徴とする、電界効果型トランジスタ。 - （２）半絶縁性基板の主表面に電気的障壁層を作るイオ
ン注入後さらに選択イオン注入によりゲート活性層とな
る１次イオン注入層を形成後前記活性層上に窒化シリコ
ン膜を堆積させる第１の工程と、 前記窒化シリコン膜上にホトレジスト、シリコン樹脂及
びさらに別のホトレジストからなる３層レジストを形成
後前記３層レジストの最上層レジストをパターニングす
る第２の工程と、前記第２の工程によりパターニングさ
れた最上層レジストをマスクとして前記シリコン樹脂及
び前記最下層のレジストをエッチング除去し窒化シリコ
ン膜を選択的に露出し、Ｔ型ダミーゲートを形成後、前
記Ｔ型ダミーゲートをマスクとして傾斜イオン注入によ
りソース側及びドレイン側高濃度不純物層となるべき領
域に所定の不純物イオンを注入し、前記Ｔ型ダミーゲー
トに対して非対称構造にソース側及びドレイン側高濃度
不純物層をゲート部活性層を隔てて形成する第３の工程
と、 前記第３の工程後１８０゜前記半絶縁性基板を回転し、
前記ゲート部活性層と同程度の注入飛程となる条件で所
定の不純物イオンを注入し活性不純物層を形成する第４
の工程と、 さらに前記基板主表面上に絶縁膜を堆積後、前記Ｔ型ダ
ミーゲートを作成したレジスト上に堆積した絶縁膜のみ
をリフトオフ法により除去後イオン注入層を活性化する
焼鈍を行ない、さらに前記基板上のゲート電極に対応す
る部分にのみ開口をもつレジストパタンを形成し前記窒
化シリコン膜を除去してゲート部活性層を露出させ、こ
の後レジストを除去して金属を形成して前記基板とショ
ットキー接合を形成し、さらにゲート部分だけにメタル
が残るように前記金属をパターニングする第５の工程と
、 前記ソース側高濃度不純物層及びドレイン側高濃度不純
物層にオーミック電極を形成する第６の工程との工程の
結合により形成されることを特徴とする電界効果型トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21244889A JPH0376233A (ja) | 1989-08-18 | 1989-08-18 | 電界効果型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21244889A JPH0376233A (ja) | 1989-08-18 | 1989-08-18 | 電界効果型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376233A true JPH0376233A (ja) | 1991-04-02 |
Family
ID=16622788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21244889A Pending JPH0376233A (ja) | 1989-08-18 | 1989-08-18 | 電界効果型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613190A2 (en) * | 1993-02-22 | 1994-08-31 | Sumitomo Electric Industries, Ltd. | Schottky junction type field effect transistor and method of manufacturing the same |
-
1989
- 1989-08-18 JP JP21244889A patent/JPH0376233A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0613190A2 (en) * | 1993-02-22 | 1994-08-31 | Sumitomo Electric Industries, Ltd. | Schottky junction type field effect transistor and method of manufacturing the same |
| EP0613190A3 (en) * | 1993-02-22 | 1995-04-12 | Sumitomo Electric Industries | Schottky-type field effect transistor and its manufacturing method. |
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