KR100271344B1 - 저감된 지연변동을 갖는 전계효과 트랜지스터 - Google Patents

저감된 지연변동을 갖는 전계효과 트랜지스터 Download PDF

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Abstract

저감된 지연변동을 가지는 전계효과트랜지스터는, 화합물반도체층중에 설치된 제1도전형의 채널, 소스, 및 드레인영역을 가지고 있다. 이들 각 영역 상에는 게이트, 소스, 및 드레인전극이 형성되어 있다. 특히 채널상에 설치된 게이트전극은 소스, 드레인영역의 대향하는 방향을 가로지르는 방향으로 연재함과 동시에 채널영역보다도 외측에 돌출하는 돌출부를 가지고 있다.
화합물반도체층중에는, 채널영역, 소스영역, 드레인영역 및 게이트전극의 돌출부의 외측에서 이들을 둘러싸고, 또한 채널, 소스, 드레인영역보다도 깊은 제1도전형과는 반대의 제2도전형의 웰영역이 형성되어 있다. 이 제2도전형의 웰영역에 의해서 게이트전극이 둘러싸임으로써, 지연변동이 대폭 저감된다.

Description

저감된 지연변동을 갖는 전계효과 트랜지스터
본 발명은 III-V족 화합물반도체를 사용한 전계효과형 트랜지스터, 특히, 논리회로를 구성하기에 적절한 전계효과형 트랜지스터에 관한 것이다.
최근 정보처리분야에서는 보다 고속의 논리동작이 가능한 디바이스가 요구되고 있고, 실리콘디바이스를 대신하여, 화합물반도체(예를들면 GaAs)를 사용한 전계효과형 트랜지스터를 사용하는 것이 검토되고 있다.
또, 휴대전화기등의 앰프부에 사용되는 화합물반도체디바이스(예를들면, 마이크로파용 전계효과형 트랜지스터나 HEMT등)에 있어서, 더욱이 논리부를 일체로 집적화하는 경우에도, 화합물반도체를 사용한 논리용의 전계효과형 트랜지스터가 필요하게 된다.
제1도는 화합물반도체를 사용한 종래의 전계효과형 트랜지스터를 도시한 도이고, 제1(a)도는 평면도, 제1(b)도는 XX-XX간의 단면도이다.
도면에 있어서, 101은 화합물반도체층이고, 이 예에서는 반절연성의 GaAs로 구성되어 있다. 더욱이, 화합물반도체층 101은 화합물반도체기판상에 형성되어 있는 경우, 또는 화합물반도체기판 그 자체를 가리키는 경우도 있다.
102는 웰영역이고, p형 불순물이 주입되어 있다. 103은 채널영역이고, n형 불순물이 주입되어 있다. 104는 LDD영역이고, 채널영역보다 농도가 높은 n형 불순물이 주입되어 있다. 105는 소스영역, 106은 드레인영역이고, 아울러 LDD영역 104보다 고농도의 n형 불순물이 주입되어 있다. 107은 소스전극,108은 드레인전극이고, 아울러 소스, 드레인영역과 오옴접촉(ohmic connect)되어 있다. 109는 게이트전극이고, 채널영역 103상에 쇼트키접촉(schottky connect)하고 있다.
더욱이, 제1(a)도에서도 명백한 바와 같이, 게이트전극 109에는 109a로 표시되는 돌출부가 설치되어 있다. 이 돌출부 109a는 다음과 같은 이유에 의하여 설치되어 있다. 즉, 소스, 드레인전극 107, 108사이에는, n형 불순물이 주입되어 있는 채널영역 103이외에, 이 영역의 경계부분 또는 외측의 화합물 반도체층(반절연성의 GaAs층) 101중에 캐리어가 주행하는 미소한 채널이 형성되어, 쇼트채널효과(short channel effect)가 발생한다. 따라서, 게이트전극 109를 화합물반도체층 101상에 연장하여 돌출부 109a를 설치하고, 이것에 의하여 미소채널을 주행하는 캐리어에 대하여 게이트전계를 걸어, 쇼트채널 효과의 발생을 억제하는 것이다.
또, 게이트전극 109는 게이트패드부 109b를 더 가지고 있고, 배선등은 이 게이트패드부 109b에 접속되어 있다.
더욱이, 웰영역 102는 채널영역 103과 반대의 도전형을 이루고 있고, 채널영역 103과의 사이의 pn접합에 의하여 채널영역 103에서 화합물반도체층 101측으로 캐리어가 누출되어 쇼트채널효과가 발생하는 것을 억제한다.
이와 같은 화합물반도체로 구성되는 전계효과형 트랜지스터는 결정내에서 캐리어의 주행속도가 실리콘디바이스등에 비하여 매우 빠르므로, 고속연산처리 등이 기대된다.
전술한 바와 같이, 화합물반도체를 사용한 전계효과형 트랜지스터는 고속 동작이 가능하기는 하지만, 낮은 주파수에서는 그 정특성(靜特性)이 현저하게 변한다는 문제가 있다.
다시말해서, 낮은 주파수대역에서는 드레인전류, 트랜스콘덕턴스, 드레인콘덕턴스에 분산이 생기고, 그 결과, 트랜지스터 동작의 변화점(하이-로우 또는 그 반대의 변화타이밍)이 분산된다. 이와같은 분산은 지연변동(delay variation)이라 부른다.
이 문제는 논리회로에서는 특히 심각하다. 다시 말해서, 논리회로를 구성하는 소자는 상기 변화점이 일정하지 않으면, 논리동작이 기대대로 실행되지 않기 때문이다. 통상은 논리동작의 타이밍 마진을 크게 하여 상기 지연변동에 대처하고 있으나, 그에 의하여, 회로동작에 여분의 타이밍 마진이 가미되게 되고, 화합물반도체를 사용한 전계효과형 트랜지스터의 본래의 성능, 다시 말해서, 고속동작이 실현될 수 없는 문제를 발생시킨다.
이 지연변동은 화합물반도체를 사용한 경우에 생기는 특이한 현상이고, 실리콘디바이스와 같이, 단체(單體)원소의 결정을 사용한 경우에는 상기 지연변동은 사실상 발생하지 않는다. 즉, 지연변동을 고려한 마진(margin)을 논리 회로설계에 추가하지 않으면 안되는 것은 화합물반도체를 사용한 전계효과형 트랜지스터에서 특이하게 발생하는 문제때문이다.
본 발명은 상기 과제를 해결하여 지연변동을 최대한 줄인 전계효과형 트랜지스터를 얻는 것을 목적으로 한다.
본 발명자는 지연변동의 원인을 검토함에 있어서, 실질적으로 캐리어가 주행하는 채널영역이 아니라, 채널영역으로 규정된 영역의 외측에 지연변동의 요인이 있는 것은 아닌가라고 추정하고, 각종의 실험을 하였다. 이 각종의 실험내용에 대해서는 후술하는 발명의 바람직한 실시예의 설명에서 상술한다. 본 발명자는 이 실험결과에서, 화합물반도체층안에, 게이트전극의 돌출부를 둘러싸도록 웰영역을 형성함으로써 지연변동이 대폭 저하하는 것을 발견하였다. 따라서, 이와같은 웰영역을 갖는 전계효과형 트랜지스터를 구성함으로써 상기 본 발명의 목적을 달성하는 것이 가능하게 되었다.
더욱이, 본 발명에서는 소스, 드레인영역으로부터 돌출되는 소스 및 드레인전극을 둘러싸도록 웰영역을 형성함으로써 보다 작은 지연변동을 갖는 전계효과형 트랜지스터를 얻을 수가 있다. 또 게이트전극보다 폭이 넓은 게이트패드부를 갖는 전계효과형 트랜지스터에서는 이 게이트패드부를 둘러싸도록 웰영역을 형성함으로써 지연변동을 억제할 수가 있다.
더욱이, 게이트전극의 돌출부를 둘러싸는 웰영역을 설치함으로써, 왜 지연변동이 대폭 감소하는지에 대한 충분한 이론적 해명은 아직 이루어져 있지 않다. 그러나, 지연변동의 억제에 대한 현저한 효과는 본 발명자에 의한 실험으로 확인되었다.
제1(a)도는 본 발명의 종래예에 관계되는 전계효과형 트랜지스터의 구조를 도시한 평면도.
제1(b)도는 제1(a)도의 XX-XX선상 단면도.
제2(a)도는 본 발명의 제1의 실시형태에 관계되는 전계효과형 트랜지스터의 구성을 설명하는 평면도.
제2(b)도는 제2(a)도의 I-I선상 단면도.
제3(a)도는 본 발명의 제2의 실시형태에 관계되는 전계효과형 트랜지스터의 구성을 설명하는 평면도.
제3(b)도는 제3(a)도의 II-II선상 단면도.
제4(a)도는 본 발명을 이룸에 있어서 비교검토한 제1의 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제4(b)도는 제4(a)도의 III-III선상 단면도.
제5(a)도는 본 발명을 이룸에 있어서 비교검토한 제2의 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제5(b)도는 제5(a)도의 IV-IV선상 단면도.
제6(a)도는 본 발명을 이룸에 있어서 비교검토한 제3의 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제6(b)도는 제6(a)도의 V-V선상 단면도.
제7(a)도는 본 발명을 이룸에 있어서 비교검토한 제4의 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제7(b)도는 제7(a)도의 VI-VI선상 단면도.
제8(a)도는 본 발명을 이룸에 있어서 비교검토한 제5의 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제8(b)도는 제8(a)도의 VII-VII선상 단면도.
제9(a)도는 본 발명을 이룸에 있어서 비교검토한 제6의 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제9(b)도는 제9(a)도의 VIII-VIII선상 단면도.
제10도는 본 발명, 비교검토예, 종래예의 구성의 각각의 전계효과형 트랜지스터에서의 지연변동을 측정한 결과를 설명하는 도.
제11도는 제10도에 도시한 지연변동의 그래프를 얻기 위한 측정방법을 도시한 도로서,
제11(a)도는 측정회로를,
제11(b)도는 측정타이밍챠트를,
제11(c)도는 타이밍측정결과를 도시한 도.
제12(a)도는 본 발명의 제3의 실시형태에 관계되는 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제12(b)도는 제12(a)도의 XI-XI선상 단면도.
제13(a)도는 본 발명의 제4의 실시형태에 관계되는 전계효과형 트랜지스터의 구조를 설명하는 평면도.
제13(b)도는 제13(a)도의 XII-XII선상 단면도.
제14도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 구조를 도시한 평면도.
제15도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 제조과정에 있어서 제1의 공정을 도시한 단면도.
제16도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 제조과정에 있어서 제2의 공정을 도시한 단면도.
제17도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 제조과정에 있어서 제3의 공정을 도시한 단면도.
제18도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 제조과정에 있어서 제4의 공정을 도시한 단면도.
제19도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 제조과정에 있어서 제5의 공정을 도시한 단면도.
제20도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 제조과정에 있어서 제6의 공정을 도시한 단면도.
제21도는 본 발명의 제5의 실시형태에 관계되는 전계효과형 트랜지스터의 제조과정에 있어서 제7의 공정을 도시한 단면도.
제22도는 본 발명의 제6의 실시형태에 관계되는 전계효과형 트랜지스터의 구조를 도시한 평면도.
제23(a)도는 본 발명의 제7의 실시형태에 관계되는 반도체집적회로장치의 구조를 도시한 평면도.
제23(b)도는 그 일부확대도.
제24도는 제23도에 도시한 반도체집적회로장치에 있어서 1기본셀의 구성을 도시한 평면도.
제2(a)도 및 (b)도는 본 발명의 제1의 실시형태에 관계하는 전계효과형 트랜지스터를 도시한 평면도 및 I-I선상 단면도이다. 도면에 있어서, 1은 화합물반도체층이고, 이 예에서는 반절연성의 GaAs에 의하여 구성되어 있다. 더욱이, 화합물반도체층 1은 화합물반도체로서되는 기판상에 형성되어 있는 경우, 또는 화합물반도체기판 그 자체인 경우도 있다. 2는 웰영역이고, p형 불순물이 주입되어 있다. 3은 채널영역이고, n형 불순물이 주입되어 있다. 4는 LDD영역이고, 채널영역보다 농도가 높은 n형 불순물이 주입되어 있다. 5는 소스영역, 6은 드레인영역이고, 아울러 LDD영역 4보다 고농도의 n형 불순물이 주입되어 있다. 7은 소스전극, 8은 드레인 전극이고, 아울러 소스, 드레인영역과 옴접촉하고 있다. 또 소스, 드레인전극 7, 8은 모두 소스, 드레인영역 5, 6의 경계를 벗어나서 형성되어 있다. 9는 게이트전극이고, 채널영역 3상에 쇼트키접촉되어 있다. 게이트전극 9는 소스, 드레인영역 5, 6의 대향하는 방향을 가로지르는 방향으로 연장되어 있고, 채널영역 3의 외측으로 돌출하는 돌출부 9a를 갖고 있다. 더욱이, 9b는 한쪽의 돌출부 9a에 접촉되는 게이트패드부이다.
본 실시형태에서는, p형 웰영역 2은 채널영역 3, LDD영역 4, 소스, 드레인영역 5, 6, 소스, 드레인전극 7, 8, 게이트전극 9의 돌출부 9a 및 게이트패드부 9b를 반도체층 1의 표면에 깊게 둘러싸는 형상을 갖고 있다.
본 실시형태에서는, 이와같은 형상의 웰영역 2을 설치함으로써 지연변동을 종래의 장치에 비하여 대폭 억제하는 것이 가능케 되었다. 더욱이, 지연변동의 억제가 어떻게 가능케 되었는지에 대한 고찰은 본 발명자가 행한 비교참고예와 함께 후술한다.
제3(a)도 및 (b)도는 본 발명의 제2의 실시형태에 관계되는 전계효과형 트랜지스터를 도시하는 평면도, 및 II-II선상 단면도이다. 더욱이, 제3도에 있어서 제2도와 같은 부분에는 같은 참조번호를 붙이고 있다.
제2도에 도시한 제1의 실시형태에서는, 화합물반도체층 1에 웰영역 2를 규정하였으나, 이 제2의 실시형태에서는 화합물반도체층 1a 자체를 웰영역으로서 기능시키므로, 여기에 소스, 드레인, 채널영역과는 반대의 도전형을 부여한 것을 특징으로 한다. 즉, 화합물반도체층 1a는 p형 도전형을 갖는다. 더욱이 기타의 구성, 즉 채널영역 3, LDD영역 4, 소스, 드레인영역 5, 6, 소스, 드레인전극 7, 8 및 게이트전극 9, 돌출부 9a, 게이트패드부 9b는 제2도에 도시된 제1의 실시형태와 마찬가지의 구성을 갖고 있다.
이 실시형태에서는 게이트전극의 돌출부 9a보다 외측에 웰영역으로서 기능하는 화합물반도체층 1a가 설치되어 있으므로, 제1의 실시형태와 마찬가지로 지연변동을 억제할 수 있다.
따라서, 본 발명자는 본 발명의 최적실시형태를 얻기 위하여, 특히 웰영역의 구조를 여러가지로 변화한 전계효과형 트랜지스터를 형성하고, 그 지연변동을 측정하였다.
제4도 내지 제9도는 본 발명자가 검토하고, 실험한 여러가지의 트랜지스터 구조를 도시한 도이고, 각 도면에 있어서 제2도, 3도와 같은 부분은 같은 번호를 붙이고 있다.
먼저, 제4도에 도시한 비교검토예는 제4(a)도에 도시한 바와같이 평면적으로는 제1도에 도시한 종래예와 같으나, 게이트전극방향 III-III의 단면도인 제4(b)도에 도시한 바와같이, 게이트전극 9의 돌출부 9a의 바로 아래에도 웰영역 2가 설치된 구조이다.
또, 제5도의 비교검토예에서는 소스전극 7, 드레인전극 8의 바로 아래에 웰영역 2를 설치한 것이다. 다시 말해서, 제1도의 종래 예에서는, 소스전극 7, 드레인전극 8은 그 일부가 소스영역 5, 드레인영역 6의 외측의 화합물반도체층 1에 접촉하고 있었으나, 제5도는 그 부분을 포함하여 웰영역 2를 설치한 것이다. 여기서, 제5(a)도는 이 전계효과형 트랜지스터의 평면도, (b)도는 (a)도의 IV-IV선상 단면도이다.
다음에, 제6도는 제4도와 제5도의 양쪽의 웰영역 2의 구조를 포함한 것으로서, 다시 말하면, 게이트전극 9의 돌출부 9a와 소스전극 7, 드레인전극 8의 바로 아래에까지 채널영역 2를 설치한 것이다. 여기서, 제6(a)도는 이 전계 효과형 트랜지스터의 평면도, (b)도는 (a)도의 V-V선상 단면도이다.
다음에, 제7도는 제5도의 예와 유사하고, 제5도의 예에서는 소스전극 7, 드레인전극 8의 바로 아래에만 웰영역 2를 설치하였으나, 그것을 소스전극 7, 드레인전극 8의 외측까지 포함하도록 확장한 것이다. 여기서, 제7(a)도는 이 전계효과형 트랜지스터의 평면도, (b)도는 (a)도의 VI-VI선상 단면도이다.
또, 제8도는 제5도의 예와 유사하지만, 제5도에 비하여 일정전위로 보지되는 소스전극 7과 웰영역 2의 접촉면적을 확장한 것이다. 이 구성으로서, 웰 영역 2의 전위가 더욱 안정화 될 수 있다. 여기서, 제8(a)도는 이 전계효과형 트랜지스터의 평면도, (b)도는 (a)도의 VII-VII선상 단면도이다.
그리고, 제9도는 제8도의 예와 유사하지만, 그 차이는 웰영역 2와 소스전극 7과의 콘택트저항을 줄이기 위하여 농도가 높은 콘택트영역 10을 설치한 것이다. 여기서, 제9(a)도는 이 전계효과형 트랜지스터의 평면도, (b)도는 (a)도의 VIII-VIII선상 단면도이다.
제10도는 본 발명에 관계되는, 제2도 및 제3도의 구조, 종래예에 관계되는 제1도의 구조, 본발명자가 검토한 상기 제4도 내지 제9도의 구조의 각각에 대하여 지연변동을 측정한 결과를 도시한 것이다.
제10도에 도시한 측정결과는 다음과 같이하여 얻었다. 즉 각 구조의 전계 효과형 트랜지스터에 의하여 구성되는 인버터를 제11(a)도에 도시한 바와 같이 복수개(예를들면 100개 정도) 직렬로 접속하고, 입력펄스(IN)와 출력펄스(OUT)사이의 지연을 측정한다. 이 지연량의 측정을 입력펄스의 주기를 변화시켜서 행한다. 본 발명자의 실험에서는, 입력펄스 IN의 펄스폭을 10ns로 하고, 주기를 20ns에서 40.96㎲까지 여러단계로 변화시켜서 출력펄스 OUT의 펄스폭을 관측한다(타이밍측정을 행한다). 제10도에 도시된 지연변동량은 주기가 20ns인 경우의 지연량과, 40.96㎲인 경우의 지연량의 비로 구하고 있다.
다음에, 실제의 지연변동의 산출방법에 대하여 간단하게 설명한다. 제11(b)도는 입력펄스 IN과 출력펄스 OUT의 타이밍차트를 도시한 것이다.
여기서는 펄스주기가 100ns인 경우를 도시하고 있다. 펄스폭이 10ns인 입력펄스 IN에 대한 출력펄스 OUT의 하강 Tdn과 상승 Tup의 타이밍을 측정한다. 이 측정을 입력펄스 IN의 주기를 바꾸어 행한다. 제11(c)도에 타이밍의 측정결과를 표시한다. 도면의 *표는 출력이 H(하이)레벨인 것을 표시하고 있다. 따라서, 출력레벨이 H에서 L(로우, *표가 없는 부분)로 변화하는 점에서 Tdn이, L에서 H로 변화하는 점에서 Tup가 검출된다.
더욱이, 제11(c)도에 있어서, 증축은 입력펄스 IN의 주기를 표시하고, 측정이 주기 40.96㎲에서 20ns까지 여러단계에 걸쳐 행해진 것을 표시하고 있다.
지연변동(Δ마크)을 구하는데는 먼저 식(1)에 의하여 출력펄스의 하강 Tdn에서의 타이밍의 변동량을 구하고, 식(2)에 의하여 출력펄스의 상승 Tup에서의 타이밍의 변동량을 구한다. 지연변동(Δ마크)은 식(3)에 의해 정의된다. 제10도의 결과는 식(3)에 의해 구한 값을 퍼센트로 표시한 것이다.
[식 1]
Figure kpo00001
[식 2]
Figure kpo00002
[식 3]
Figure kpo00003
제10도에서도 명백한 바와 같이, 종래예의 구성인 제1도의 예에서는 지연 변동이 8.65%이다.
한편, 게이트전극 9의 돌출부 9a의 바로 아래에까지 웰영역 2를 확장한 제4도의 구성, 소스전극 7, 드레인전극 8의 바로 아래에까지 웰영역 2를 확장한 제5도의 구성 및 제4도, 제5도 양쪽의 구성의 웰영역 2를 갖는 제6도의 구성은 모두 종래예의 구성과 비슷한 지연변동이 발생하며, 웰영역 2를 확장한 효과는 보이지 않았다.
또, 제7도와 같이, 소스전극 7, 드레인전극 8의 외측까지 웰영역 2를 확장한 경우, 약간의 효과가 있었으나, 그것으로도 지연변동은 4.80%이고, 충분한 지연변동의 저감은 없었다.
또, 휄영역 2의 전위의 안정화를 도모하기 위하여, 제8도와 같이 소스전극7과 웰영역 2과의 접촉면적을 확대한 구조, 더욱이 제9도와 같이, 소스전극 7과 접촉하는 웰영역 2에, 콘택트영역 10을 설치한 구조에 있어서도, 종래예와 같은 정도의 지연변동이 있었다.
한편, 본 발명의 구조인 제2도 및 제3도의 장치에서는 각각 지연변동이 1.72%, 1.75%이고, 종래예 또는 비교예에 비해서도 지연변동이 매우 작고, 우수하다는 것을 알수 있다.
상기 결과에서 고찰하면, 먼저 제4도 내지 제6도의 결과에서, 웰영역 2는 게이트전극의 돌출부, 소스 드레인영역, 소스·드레인전극의 바로 아래에 까지 확장하여 설치하여도 지연변동에 대하여는 어떠한 영향이 없고, 제7도의 결과에서, 게이트전극의 돌출부는 그대로 인채로, 소스, 드레인전극에 대해서만 그 외측까지 웰영역을 확장하여도 역시 현저한 효과는 보이지 않는 것을 알 수 있다.
한편, 제8도 및 제9도의 결과에서, 웰영역의 전위를 안정화하는 것으로는, 지연변동의 개선을 얻을 수 없다는 것을 알 수 있다.
그리고, 제2도 및 제3도와 같이, 게이트전극의 돌출부, 소스, 드레인영역 그리고 소스, 드레인전극보다 외측까지 웰영역을 형성하는 것이 유일하게 지연변동에 대하여 효과가 발휘되는 것을 이해할 수 있다.
제2도 및 제3도에 도시한 구성에 있어서, 지연변동 억제효과가 발생되는 원리는 명백하지는 않으나, 게이트전극의 돌출부 9a에 인가되는 게이트전계가 채널영역의 외측의 화합물반도체층의 전위를 변화시키고, 이 화합물반도체층에 위치하는 불안정한 캐리어의 변동을 유도하는 것이 지연변동의 원인인 것으로 추측된다.
즉, 제7도의 경우에는, 게이트전극의 돌출부가 웰영역의 외측의 화합물반도체총상에도 형성되어 있으므로, 웰영역의 외측의 화합물반도체층에 존재하는 불안정한 캐리어에 대하여는 근본적으로 영향을 미치게 되나, 제2도 및 제3도의 구성에서는, 게이트전극의 돌출부가 웰영역으로 둘러싸여 있고, 웰영역의 외측의 화합물반도체층중에서의 불안정한 캐리어에 게이트전계가 걸리는 것이 억제되므로, 상기와 같은 높은 성능이 실현되는 것으로 생각될 수 있다.
또, 소스, 드레인전극에 대해서도, 화합물반도체층에 직접 접하고 있는 부분에 대하여 상기 게이트전극의 돌출부와 마찬가지의 현상이 생긴다. 따라서, 이들의 부분에 대하여 게이트전극의 돌출부와 마찬가지로 웰영역에 의하여 둘러싸임으로써 지연변동이 생기는 요인이 감소한다.
제2도 및 제3도에서는 게이트패드부의 외측을 포함하는 웰영역을 형성하고 있으나, 그 영역은 통상적으로 전계효과형 트랜지스터의 동작에 크게 영향을 미치지 않는 부분이므로, 웰영역을 게이트패드부를 포함하여서 확장하지 않아도 본 발명의 효과에는 영향이 없는 것으로 생각될 수 있다. 물론, 구조적으로 게이트패드부가 설치되지 않는 경우는, 트랜지스터동작에 영향이 있는 영역에서의 게이트전극의 돌출부만을 포함하여서 웰영역을 형성하면 좋다. 후술하는 제24도에는 게이트패드부를 포함하지 않는 구조의 전계효과형 트랜지스터에서의 본 발명의 일실시형태가 도시되어 있다.
더욱이, 제2도에서는 웰영역의 형상이 전계효과형 트랜지스터의 영역의 외부형상을 확대하여 모사한 것과 같은 형상으로 표시하였으나, 그것에 한정할 필요는 없고, 예를들면, 전계효과형 트랜지스터 전체를 덮는 사각형, 원형등이라도 좋다. 요컨대, 전계효과형 트랜지스터로서의 동작에 본질적으로 기여하지 않는 부분의 전극을 채널층과는 반대의 도전형을 갖는 웰층(매립층)으로 둘러싸는 구성이 필요하다. 더욱이, 웰층의 전극을 둘러싼 부분의 불순물 농도는 웰층에서의 채널층 아래부분의 농도와 같거나 그 이상의 농도로 한다.
또, 제2도 및 제3도에서는 LDD영역 4이 설치되어 있으나, 이는 본 발명에 있어서 필수는 아니고, 제외하여도 본 발명의 효과에 변화는 없다.
더욱이, 게이트전극의 돌출부는 통상, 채널영역보다 0.5㎛이상 돌출하고 있으나, 이는 안정된 채널제어를 위하여 바람직하다.
상기 본 발명의 제1의 실시형태에서는 웰영역의 외부경계에서 상기 게이트전극의 돌출부의 영역까지의 간격을 0.3㎛이상으로 하는 것이 바람직하다.
이는 화합물반도체층(불안정한 캐리어가 존재하는 영역)에 인가되는 게이트 전위를 보다 적게하여 안정화를 도모하기 위해서이다. 또, 제조시의 마스크의 정합여유를 고려하면, 설계시에는 상기 간격은 [0.3㎛+정합여유(0.2∼0.5㎛)]의 값을 취하는 것이 바람직하다.
더욱이, 상기 화합물반도체층은 화합물반도체기판 자체로 구성되어도 좋고, 또는 별도로 준비된 화합물반도체기판상에 형성된 것이라도 좋다.
또, 채널을 n형으로 하는 경우, 소스, 드레인영역도 n형으로 하고, 웰영역은 p형으로 할 필요가 있다. 마찬가지로, 채널을 p형으로 하는 경우에는 소스, 드레인영역도 p형으로 하고, 웰영역을 n형으로 할 필요가 있다.
더욱이, 웰영역에는 일정전위로 보지되는 소스전극이나 별도로 생성되는 정전위(에를들면 접지전위) 전극등을 접속하여 안정화를 도모하여도 좋고, 또, 그와 같은 전극과의 접촉저항을 줄이기 위하여, 고농도로 불순물을 주입한 콘택트영역을 형성하여도 좋다.
이 실시형태를 제12도에 도시한다(제3의 실시형태). 제12도에서, (a)도는 평면도, (b)도는 (a)도의 XI-XI선상 단면도이다. 이 실시형태에서는 제2도에 도시한 구조의 전계효과형 트랜지스터에 있어서, 웰영역 2를 특정의 전위로 유지하기 위한 전위부여전극 11을 설치한 것을 특징으로 하고 있다. 전극 11의 바로 아래는 고농도로 p형 불순물이 주입되어 p+영역 12가 형성되고, 전극 11과 옴접촉하고 있다. 통상 전극 11은 접지전위에 접속되어 있다.
더욱이, 소스전극은 주로 접지되므로, 소스전극을 웰영역에 전기적으로 접속하면 간편하다.(제8도 및 제9도에서도 마찬가지로 웰영역의 안정화를 도모하였으나, 본 발명과 같은 효과가 나타나지 않은 것은 웰영역이 게이트전극의 돌출부의 외측까지를 포함하여 형성되어 있지 않았기 때문이다. 한편, 본 발명에서 이 구성을 채용하여 웰영역의 전위의 안정화를 도모하는 이유는 게이트전극의 돌출부에 의하여 인가되는 전위의 영향이 화합물반도체층에 가능한 미치지 않게 하기 위해서이다.)
더욱이, 본 발명이 규정하는 웰영역의 외측에, 웰영역과 같은 도전형으로, 웰영역보다 고농도의 영역을 소자분리영역으로서 형성하는 것도 가능하다. 제13도는 본 발명의 제4의 실시형태를 도시한 도이고, 소자분리영역 13을 웰 영역 2의 외주에 설치한 구조를 도시하는 것이고, 소자분리영역 13이외에는 제2도와 같은 구조를 나타내고 있다. 제10도에서도 명백한 바와 같이, 제13도의 구조에서 지연변동을 제2도 및 제3도의 구조와 동등한(또는 약간 개선된) 1.70%까지 억제할 수가 있다.
본 발명에 의한 전계효과형 트랜지스터를 복수 집적하여, 예를들면 논리회로를 구성하면, 지연변동이 극히 낮게 억제되므로, 고속으로 동작하는 것이 가능케 된다. 이 경우, 각 트랜지스터가 병렬로 접속되어 출력이 공통으로 된다면, 웰영역을 화합물반도체층내에서 공통으로하여도 좋다. 다만, 각 전계효과형 트랜지스터가 직렬로 접속되어 있는 경우는 각 트랜지스터에서 다른 출력을 행하므로, 웰영역을 전기적으로 분리하는 것이 바람직하다.
제14도는 본 발명의 제5의 실시형태에 의한 전계효과형 트랜지스터의 평면도이고, 2개의 트랜지스터가 출력단자(도시하지 않음)가 접속되는 드레인전극 8을 통하여 병렬로 접속된 구조를 갖고 있다. 트랜지스터가 두개이더라도 출력이 공통이므로, 본 실시예에서는 웰영역 2를 화합물반도체기판내에서 공통으로 접속하고 있다.
제15도 내지 제21도는 그 제조공정을 설명하는 단면도이고, 제14도에 도시한 트랜지스터중, 한쪽만을 도시하고 있으나, 다른쪽의 트랜지스터도 같은 공정으로 병행하여 제조된다.
다음에, 제14도의 구조를 갖는 전계효과형 트랜지스터를 제조하는 공정을 제15도 내지 제21도에 의한 공정단면도를 참조하여 설명한다.
[제15도 참조]
본 실시형태에서는, 화합물반도체기판의 표면층을 화합물반도체층 1로서 이용한다. 제15도에 도시한 바와같이, 화합물반도체층 1상에 선택적으로 마스크 14를 형성하고, 이 마스크를 통하여 p형 불순물을 이온주입하여, 웰영역 2를 형성한다. 여기서, 웰영역 2는 이후에 형성되는 게이트전극, LDD영역, 소스, 드레인영역 및 소소, 드레인전극보다 외측을 둘러싸도록 형성할 필요가 있으므로, 마스크 14는 제14도에서 웰영역 2로 표시되는 것과 같은 형상을 이루고 있다. 또, 웰영역 2의 크기는 이후에 형성되는 각 마스크의 위치편차를 고려하여, 정합여유를 추가하여 결정된다.
각 부분의 상세는 이하와 같다.
화합물반도체기판 : 반절연성 GaAs
화합물반도체층 1 : 반절연성 GaAs
마스크 14 : 포토레지스트
웰 영역 2 :
불순물 : Mg(p형 불순물)
가속에너지 : 150∼250(KeV)
도즈량 : 1.O×1012~2.O×1012(cm-2)
[제16도 참조]
상기 제15도에서의 마스크 14를 제거한 후, 소스, 드레인, LDD 및 채널 영역으로 되는 부위를 규정하는 마스크 15를 다시 형성하고, 이것을 사용하여 n형 불순물을 이온주입하여, 제1의 n형 영역 3a를 형성한다.
더욱이, 실제로 채널영역으로 되는 것은 이후에 제조되는 게이트 전극 바로 아랫부분뿐이지만, 본 실시형태에서는 이후에 소스영역, 드레인영역, LDD영역으로 되는 부분에도 동시에 불순물을 주입하고 있다.
각 부분의 상세는 이하와 같다.
마스크 15 : 포토레지스트
제1의 n형 영역 3a(채널영역 3을 포함) :
불순물 : Si (n형 불순물)
가속에너지 : 30∼50 (KeV)
도즈량 : 3.O×1012~7.O×1012(cm-2)
다음에, 제16도의 상태의 반도체기판을 질소등의 불활성가스 분위기중에서 어닐링한다. 어닐링온도는 800℃, 시간은 약 20분간이다.
[제17도 참조]
상기 제16도에서의 마스크 15를 제거한 후, 게이트전극재료를 피착하고 도시하지 않은 마스크를 이용한 선택적 에칭으로, 게이트전극 9를 형성한다. 게이트전극의 바로 아래의 부분이 실제로 채널로서 동작하는 부분으로 된다.
게이트 전극 9의 상세는 이하와 같다.
게이트 전극 9 :
재료 : WSi
두께 : 4500 (옹스트롬)
3000∼5000 (옹스트롬) 정도가 적당하다.
게이트길이 : 0.6㎛ (일례)
가공법 : 리액티브 이온 에칭(RIE)
[제18도 참조]
새롭게 마스크 16을 형성하고, 이것과 게이트전극 9를 마스크로하여 n형 불순물을 이온주입하여, 제2의 n형 영역 4a를 형성한다.
더욱이, 실제로 LDD영역 4로 되는 것은 채널영역 3과 소스영역, 드레인 영역과의 사이지만, 본 실시예에서는 소스영역, 드레인영역으로 되는 부분을 포함하여 불순물을 주입하고 있다.
제2의 n형 영역 4a의 상세는 이하와 같다.
영역 4a(LDD영역 4를 포함) :
불순물 Si(n형 불순물)
가속에너지 : 40∼80(KeV)
도즈량 : 1×1013(cm-2)
[제19도 참조]
제18도에서의 마스크 16을 제거한 후, 전면에 이산화 실리콘으로서 되는 절연막을 피착하고, 이어서 전면에 수직방향으로 에칭을 행함으로써, 게이트 전극의 양측에 측벽절연막 17을 형성한다. 이 측벽절연막 17의 바로 아래의 영역(참조번호 4로 표시한 영역)이 후에 LDD로서 기능하는 영역으로 된다.
측벽절연막 17의 상세는 이하와 같다.
측벽절연막 17 :
재료 : 이산화 실리콘
가공법 : 리액티브 이온 에칭(RIE)
[제20도 참조]
마스크 18을 새롭게 형성하고, 게이트전극 9와 측벽절연막 17을 마스크로서 사용하여, n형 불순물을 이온주입하고, 소스영역 5, 드레인영역 6을 형성한다.
소스, 드레인영역의 상세는 이하와 같다.
소스영역 5, 드레인영역 6 :
불순물 ; Si(n형 불순물)
가속에너지 : 100(KeV)
도우즈량. 3×1013(cm-2)
더욱이, 소스, 드레인영역이 형성된 후, 기판을 질소등의 불활성가스분위기중에서 어닐링한다. 어닐링온도는 약 750℃, 시간은 약 20분간이다.
[제21도 참조]
게이트전극 9의 양측의 측벽절연막 17을 제거한 후, 소스, 드레인영역상을 선택적으로 개구하는, 예를들면 포토레지스트로 이루어지는 마스크패턴(도시하지 않음)을 형성하여, 전극재료를 예를들면 증착법으로 피착한다. 이어서, 상기 마스크패턴을 제거하고, 그것에 의하여 마스크패턴상의 전극재료를 동시에 제거하는 리프트오프법(lift off method)에 의하여, 선택적으로 소스전극 7, 드레인전극 8을 형성한다. 소스, 드레인전극의 상세는 이하와 같다.
소스전극 7, 드레인전극 8 :
재료 : AuGe/Ni/Au
두께 : 전체로 3000(옹스트롬)
각 전극이 형성되면, 이것을 질소등의 불활성가스분위기중에서 어닐링하여, 전극금속을 합금화한다. 어닐링온도는 약 500℃, 시간은 대략 2∼3분이다.
이상의 공정에 의해 제조된 본실시형태의 전계효과형 트랜지스터에 의하면, 게이트전극, LDD영역, 소스 드레인영역 및 소스 드레인전극이, 웰영역의 안쪽에 형성되고, 트랜지스터로서 동작하는 영역에 있어서 불안정한 캐리어가 억제되므로, 지연변동을 작게 억제할 수 있다.
따라서, 본 실시예에 의하면 동작을 고속화하더라도 지연변동에 기인한 오동작을 해소할 수 있고, 보다 고속의 회로동작이 실현된다.
또, 본 실시형태에서는 채널을 n형으로 하였으므로, 웰영역은 p형으로 하였지만, 도전형을 역으로서, 웰영역을 n형, 채널, LDD영역, 소스, 드레인영역 각각을 p형으로 하여도 좋다.
또, 본 발명의 제1의 실시형태의 전계효과형 트랜지스터를 제조함에 있어서는, 상기 제15도 내지 제21도에 도시하는 각 프로세스에 특별한 프로세스를 추가할 필요는 없다. 웰영역을 형성하는 마스크패턴을, 제2도에 도시하는 웰영역 2의 형상으로 하는 것 이외는, 제15도 이후의 각 프로세스를 채용할 수 있다. 또한, 본 발명의 제2의 실시형태의 전계효과형 트랜지스터를 제조함에 있어서는, 화합물반도체층에 반대도전형의 불순물을 첨가하면 좋고, 웰영역을 선택적으로 형성하는 공정이 불필요하게 된다. 구체적으로는, 반절연성의 GaAs로 이루어지는 화합물반도체층 1에, 예를들면, p형 불순물을 첨가하여, 이 층 자체가 웰영역으로 작용하도록 한다. 이를 위해서는, 예를들면, 불순물 Mg을 농도가 1.O×1012~2.O×1012(cm-2)로 되도록 화합물반도체 1에 주입하면 좋다. 이와같이 하여 상기 화합물반도체층 1을 형성한 후에는, 제16도 이후의 공정(채널영역의 제조공정이후)을 실시하면 좋다.
상기 제5의 실시형태에서는 2개의 트랜지스터의 병렬회로를 실현하는 예를 설명하였으나, 본 발명을 사용하고 직렬회로를 실현하는 것도 가능하다. 제22도는 본 발명의 제6의 실시형태에 의한 전계효과형 트랜지스터의 평면도이고, 2개의 트랜지스터 20, 21이 한쪽의 트랜지스터 20의 소스영역, 다른쪽의 트랜지스터 21의 드레인 영역으로서 활용되는 영역 22을 공통으로 하여 직렬로 접속된 구조를 가지고 있다. 더욱이, 영역 22상에는, 트랜지스터 20의 소스전극으로서, 또한 트랜지스터 21의 드레인전극으로서 활용되는 공통전극 24이 형성되어 있다.
도면에 있어서 25는 트랜지스터 20의 게이트전극, 26은 트랜지스터 21의 게이트전극, 27은 트랜지스터 20의 드레인전극, 28은 트랜지스터 21의 소스전극, 29는 트랜지스터 23의 게이트전극, 30은 드레인전극, 31은 소스전극을 나타낸다. 또 이 실시형태에 있어서도, 채널, 소스 및 드레인영역, 및 각 전극의 돌출부를 둘러싸서 웰영역 32이 설치된다.
그러나, 직렬회로에서는, 각 트랜지스터의 출력이 다른 경우가 있으므로, 본 실시형태와 같이 웰영역을 공통으로 하는 것은 아니고, 각각 독립하는 것이 바람직한 경우도 있다(물론, 제14도에 도시한 병렬회로를 구성하는 경우에도, 웰영역을 분리하여 형성하여도 좋다.)
상기 제5, 제6의 실시형태에서는, 제13도에 도시하는 바와같이 소자분리영역 13을 형성하고 있지는 않으나, 필요에 따라 다른 소자와의 사이에 고농도의 p형(웰영역이 p형인 경우)의 소자분리영역을 형성하여도 좋다.
제23(a)도는 본 발명의 제7의 실시형태를 도시한 도면이고, 본 발명에 관계되는 전계효과형 트랜지스터를 사용하여 구성한 셀어레이의 평면도, 제23(b)도는 일부확대도이다. 도면에 있어서 32는 기본셀어레이, 33은 입출력 셀, 34는 입출력패드이다.
기본셀어레이 32에 있어서의 1기본셀은 제24도에 도시하는 구조의 3개의 전계효과형 트랜지스터로 구성되어 있다. 제24도에 있어서 40은 제1 트랜지스터의 소스전극을 표시하고, 41은 제1트랜지스터의 드레인전극임과 동시에 제2트랜지스터의 소스전극이기도 한 공통전극이다. 42는 제2트랜지스터의 드레인전극이고, 더욱이 43, 44는 제1, 제2트랜지스터의 게이트전극을 표시한다. 또한 45는 제3트랜지스터의 소스전극, 46은 드레인전극, 47은 게이트 전극을 각각 표시한다.
제23도의 셀어레이에 있어서, 각 기본셀은 상하, 좌우의 셀사이에서 각 셀의 배치가 서로 선대칭되도록 배치되어 있다. 확대도에서는 서로 인접하는 4개의 기본셀의 레이아웃(layout)관계를 모식적으로 도시한다. 또 도면에 있어서 각 기본셀 35내의 기호 F는, 인접하는 셀사이의 대칭관계를 도시하는 단순한 기호이다.
제23도에 도시한 바와같이 본 발명의 전계효과형 트랜지스터를 상당개수 사용한 셀어레이에서는, 개개의 트랜지스터에 있어서의 지연변동을 작게 억제할 수 있으므로, 셀전체의 고속동작이 요구되는 이러한 셀어레이에 있어서, 그 효과는 절대적이다.
이상으로 설명한 각 실시형태에서는, 반절연성의 GaAs를 사용하여 화합물 반도체층 1을 형성하였으나, 본 발명의 특징은, InP등, 다른 화합물반도체를 사용한 전계효과형 트랜지스터라도 같은 효과를 발휘할 수 있다.
또, 제2도에 있어서의 본 발명의 제1실시형태에서는, 웰영역이 소스, 드레인영역보다 외측을 덮고 있지만, 이 구성에 관련하는 공지문헌으로서는, 평성 2년(1990년) 12월에 공개된, IEEE JOURNAL OF SOLID-STATECIRCUITS, VOL. 25, No. 6 p1544∼p1549 “A p-Well GaAs MESFET Technology for Mixed-Mode Applications”를 들을 수 있다.
이 공지문헌에는 게이트 길이방향의 단면도(제8도)밖에 기재되어 있지 않지만, p-well로 표기되는 영역이 기재되어 있다. 이 영역은 본 발명에 있어서의 웰영역과 같은 부분에 위치하고 있음으로 인해, 본 발명의 구성과 유사한 것처럼 보인다. 그러나, 이 공지문헌은 p-Well(웰영역)으로 채널영역을 둘러싸서, 배선(사이드 게이트)등과 전기적으로 분리하는 것을 목적으로 하고 있고, 본 발명과 같이 게이트전극에 돌출부가 형성되어 있는 것도 기재되어 있지 않고, 그 돌출부가 화합물반도체층에 주는 영향에 관해서도, 전혀 고찰되어 있지 않다.
요컨대, 이 공지문헌에서는 채널영역을 전기적으로 분리하는 것이 목적이기 때문에, 채널영역만을 웰영역으로 둘러싸면 좋고, 게이트전극의 돌출부까지를 웰영역으로 둘러싸는 이유는 없다는 점에서, 그 구성이나 효과는 전술한 제7도와 같은 정도라고 판단하는 것이 타당하다.
또한, 평성3년(1991년) 5월 1일에 공개된, 특개평3-104239호 공보에는, 배선의 하부에 웰영역을 형성하는 기술이 개시되어 있다. 그러나, 이상으로 설명한 본 발명과 같이, 전계효과형 트랜지스터의 영역자체에 웰영역을 설치하는 것이 아니고, 이 공지문헌도 본 발명을 개시, 시사하는 것이 아니다.
또, 전계효과형 트랜지스터의 영역자체에 웰영역을 설치하는 공지문헌으로서는, 소화58년(1983년) 4월 4일에 공개된, 특개소58-56471호 공보를 들 수 있다. 이 공지문헌에서는, 소스전극, 드레인전극의 주위를 둘러싸서 웰영역을 형성하는 기술이 개시되어 있지만, 게이트전극은 웰영역으로 둘러싸여 있지 않다. 또한, 웰영역의 도전형은 채널영역과 같은 n형인 점에서, 본 발명과는 전혀 관련성이 없는 것이라고 말할 수 있다.
이상, 설명한 바와 같이, 본발명에 의하면, 지연변동이 낮게 억제되기때문에, 동작타이밍을 고속화하더라도 지연변동에 의한 오동작이 해소될 수 있고, 보다 고속의 회로동작이 실현된다. 이것은, 화합물반도체를 사용한 전계효과형 트랜지스터가 가지고 있는 원래의 고속성이 실현되는 것을 의미하고 있고, 특히 고속의인 동작이 요구되는 논리회로에서, 그 효과는 절대적이다.

Claims (24)

  1. 화합물반도체 층과, 상기 화합물반도체 층에 설치된 제1도전형의 채널영역과, 상기 화합물반도체층중에서 상기 채널영역을 사이에 두고 대향하여 설치된, 상기 제1도전형의 소스 및 드레인영역과, 상기 채널영역상에 설치되고, 상기 소스, 드레인영역의 대향하는 방향을 가로지르는 방향으로 연재함과 동시에, 상기 채널영역보다도 외측으로 돌출 하는 돌출부를 가지는 게이트전극과, 상기 소스 및 드레인영역에 전기적으로 접속된 소스 및 드레인전극, 및 상기 화합물반도체층중에 형성되고, 상기 채널영역, 상기 소스, 드레인영역 및 상기 게이트전극의 돌출부보다도 외측에서 이들을 둘러싸고, 또한 상기 채널, 소스, 및 드레인영역보다도 깊게 형성된, 상기 제1도전형 과는 반대의 제2도전형의 웰영역을 구비하는 것을 특징으로 하는 전계효과형 트랜지스터.
  2. 제1항에 있어서, 상기 게이트 전극에는, 그 폭이 상기 게이트 전극보다도 넓은 게이트패드부가 설치되어 있는 것을 특징으로 하는 전계효과형 트랜지스터.
  3. 제2항에 있어서, 상기 웰영역은, 상기 게이트패드부의 영역보다도 외측의 영역을 둘러싸서 형성되는 것을 특징으로 하는 전계효과형 트랜지스터.
  4. 제1항에 있어서, 상기 소스 및 드레인전극은, 상기 소스 및 드레인영역보다도 외측으로 돌출하는 부분을 가지고, 상기 웰영역은, 이것들의 돌출부분보다도 외측을 둘러싸서 형성되는 것을 특징으로 하는 전계효과형 트랜지스터.
  5. 제1항에 있어서, 상기 게이트 전극의 돌출부는, 채널영역보다도 0.5㎛이상 외측으로 돌출하여 되는 것을 특징으로 하는 전계효과형 트랜지스터.
  6. 제4항에 있어서, 상기 웰영역의 외주연에서, 상기 채널영역, 상기 소스, 드레인, 및 게이트전극의 돌출부의 영역까지의 간격은, 0.3㎛이상인 것을 특징으로 하는 전계효과형 트랜지스터.
  7. 제6항에 있어서, 상기 간격은, 0.3㎛에 마스크 정합여유를 합계한 값보다도 큰 것을 특징으로 하는 전계효과형 트랜지스터.
  8. 제1항에 있어서, 상기 화합물반도체층은, 반절연성 화합물반도체기판상에 설치되어 있는 것을 특징으로 하는 전계효과형 트랜지스터.
  9. 제1항에 있어서, 상기 웰영역은 p형이고, 상기 채널, 소스, 드레인영역은 n형인 것을 특징으로 하는 전계효과형 트랜지스터.
  10. 제1항에 있어서, 상기 웰영역은 n형이고, 상기 채널, 소스, 드레인 영역은 p형인 것을 특징으로 하는 전계효과형 트랜지스터.
  11. 제1항에 있어서, 상기 웰영역에는, 일정전위를 부여하기 위한 전위부여전극이 접속되어 있는 것을 특징으로 하는 전계효과형 트랜지스터.
  12. 제11항에 있어서, 상기 전위부여전극이 접속되는 영역에는, 상기 웰영역보다도 고농도로 상기 제2도전형의 불순물이 주입되어 있는 것을 특징으로 하는 전계효과형 트랜지스터.
  13. 제11항에 있어서, 상기 일정전위부여전극에는, 접지전위가 부여되는 것을 특징으로 하는 전계효과형 트랜지스터.
  14. 제1항에 있어서, 상기 소스전극과 상기 게이트전극 및 상기 드레인전극과 상기 게이트 전극사이의 상기 채널영역에는, 상기 게이트 전극 바로 아래의 채널영역보다도 불순물 농도가 높고, 상기 소스 및 드레인영역보다는 불순물 농도가 낮은 상기 제1도전형의 LDD영역이 설치되어 있는 것을 특징으로 하는 전계효과형 트랜지스터.
  15. 제1항에 있어서, 상기 웰영역의 외주에는, 웰영역과 같은 도전형으로, 또한 웰영역보다 고농도인 소자분리영역이 설치되어 있는 것을 특징으로 하는 전계효과형 트랜지스터.
  16. 이하의 a)∼e)에 나타내는 각 구성요소를 가지는 전계효과형 트랜지스터를 1개의 화합물반도체층에 복수 집적화하여 되는 것을 특징으로 하는 반도체 집적회로장치. a) 상기 화합물반도체층에 설치된 제1도전형 채널영역과, b) 상기 화합물반도체층중에서 상기 채널영역을 사이에 두고 대향하여 설치된, 상기 제1도전형의 소스 및 드레인영역과, c) 상기 채널영역상에 설치되고, 상기 소스, 드레인영역의 대향하는 방향을 가로지르는 방향으로 연재함과 동시에, 상기 채널영역보다도 외측으로 돌출하는 돌출부를 가지는 게이트전극과, d) 상기 소스 및 드레인영역에 전기적으로 접속된 소스 및 드레인전극, 및 e) 상기 화합물반도체층중에 형성되어, 상기 채널영역, 상기 소스, 드레인 영역 및 상기 게이트 전극의 돌출부보다도 외측에서 이들을 둘러싸고, 또한 상기 채널, 소스, 및 드레인영역보다도 깊게 형성된, 상기 제1도전형과는 반대의 제2도전형의 웰영역.
  17. 제16항에 있어서, 복수 집적화된 상기 전계효과형 트랜지스터중, 출력을 공통으로 하는 회로를 구성하는 것끼리는, 각 전계효과형 트랜지스터의 상기 웰층끼리를 화합물 반도체층내에서 공통으로 접속하여 되는 것을 특징으로 하는 반도체집적회로 장치.
  18. 제16항에 있어서, 상기 복수의 전계효과형 트랜지스터가, 직렬로 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  19. 제18항에 있어서, 상기 직렬로 접속되는 전계효과형 트랜지스터의 웰영역은, 각각이 전기적으로 분리되어 있는 것을 특징으로 하는 반도체집적회로장치.
  20. 제2도전형의 화합물반도체 층과, 상기 화합물반도체층에 설치된, 상기 제2도전형과는 반대의 제1도전형의 채널영역과, 상기 화합물반도체층중에서 상기 채널영역을 사이에 두고 대향하는 설치된, 상기 제1도전형의 소스 및 드레인영역과, 상기 채널영역상에 설치되고, 상기 소스, 드레인영역의 대향하는 방향을 가로지르는 방향으로 연재함과 동시에, 상기 채널영역보다도 외측으로 돌출 하는 돌출부를 가지는 게이트전극, 및 상기 소스 및 드레인영역에 전기적으로 접속되는 소스 및 드레인전극을 구비하는 것을 특징으로 하는 전계효과형 트랜지스터.
  21. 화합물반도체층에 제2도전형의 웰영역을 형성하는 공정과, 상기 웰영역의 안쪽의 영역에 선택적으로 상기 제2도전형과는 반대의 제1도전형의 불순물을 주입하여, 상기 웰영역보다도 얇은 채널영역을 형성하는 공정과, 상기 웰영역의 안쪽의 영역에 선택적으로 상기 제1도전형의 불순물을 주입하고, 웰영역보다도 얇고, 또한 상기 채널영역을 사이에 두고 대향하여, 상기 제1도전형의 소스 및 드레인영역을 형성하는 공정과, 상기 화합물반도체층상에 게이트전극재료를 피착하는 공정과, 상기 웰영역의 안쪽에 있고, 상기 소스, 드레인영역의 대향하는 방향을 가로지르는 방향으로 연재함과 동시에, 상기 채널영역보다도 외측으로 돌출하는 돌출부를 가지는 패턴의 게이트마스크를 상기 게이트전극재료상에 형성하는 공정과, 상기 게이트마스크를 이용하여 선택적으로 에칭을 행하여, 게이트전극을 패터닝하는 공정, 및 상기 소스 및 드레인영역에 전기적으로 접속하는 소스 및 드레인전극을 형성하는 공정을 가지는 것을 특징으로 하는 전계효과형 트랜지스터의 제조 방법.
  22. 제21항에 있어서, 상기 웰영역의 주연은, 상기 채널, 소스, 드레인영역 및 게이트마스크의 주연보다도 0.3㎛이상 외측에 규정되어 있는 것을 특징으로 하는 전계효과형 트랜지스터의 제조방법.
  23. 제22항에 있어서, 상기 웰영역의 주연은, 상기 채널, 소스, 드레인 및 게이트마스크의 정합여유에 더하여, 그 주연보다도 0.3㎛이상 외측으로 규정되어 있는 전계효과형 트랜지스터의 제조방법.
  24. 제2도전형의 화합물반도체층을 형성하는 공정과, 상기 화합물반도체 층에 선택적으로 상기 제2도전형과는 반대의 제1도전형의 불순물을 주입하여, 채널영역을 형성하는 공정과, 상기 화합물반도체층에 선택적으로 상기 제1도전형의 불순물을 주입하고, 상기 채널영역을 사이에 두고 대향하여, 소스 및 드레인영역을 형성하는 공정과, 상기 화합물반도체층상에 게이트전극재료를 피착하는 공정과, 상기 화합물반도체층상에서, 상기 소스, 드레인영역의 대향하는 방향을 가로지르는 방향으로 연재함과 동시에, 상기 채널영역보다도 외측으로 돌출하는 돌출부를 가지는 패턴의 게이트마스크를 상기 게이트 전극재료상에 형성하는 공정과, 상기 게이트마스크를 이용하여 선택적으로 에칭하여, 게이트전극을 형성하는 공정, 및 상기 소스 및 드레인영역에 전기적으로 접속하는 소스 및 드레인전극을 형성하는 공정을 가지는 것을 특징으로 하는 전계효과형 트랜지스터의 제조 방법.
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