JPH11233650A - Ｓｒａｍセルアレイおよび該ｓｒａｍセルアレイの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルとして６Ｔメモリセルを有し、パ
ッケージ密度の高められたＳＲＡＭセルアレイを提供す
る。 【解決手段】 ６つのトランジスタのうち４つによって
フリップフロップが形成され、四角形のコーナーに配置
される。フリップフロップは他の２つのトランジスタに
より制御され、それらのトランジスタは四角形対角線上
に向き合って四角形の外側に配置される。ワードライン
に沿って隣り合うメモリセルを、第１ビットラインと隣
接メモリセルの第２ビットラインとが一致するように配
置する。さらに各トランジスタはバーティカルトランジ
スタであり、一連の層から生成された半導体構造体のと
ころに配置される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭセルアレ
イおよび該ＳＲＡＭセルアレイの製造方法に関する。

【０００２】

【従来の技術】ＳＲＡＭセルアレイは、記憶された情報
に対しランダムアクセスの行われるメモリセルアレイで
ある。この場合、情報を規則的な間隔でリフレッシュす
る必要のあるＤＲＡＭセルアレイとは異なり、情報はス
タティックに記憶される。

【０００３】ＳＲＡＭセルアレイの場合、いわゆる６Ｔ
メモリセルすなわち６つのトランジスタを有するメモリ
セルの使用されることが多くなってきている。６Ｔメモ
リセルは、フリップフロップとして結線された４つのＭ
ＯＳトランジスタと２つの選択トランジスタを有してい
る。フリップフロップは２つの安定状態のうちの１つに
おかれている。そしてこのフリップフロップの状態によ
って、０または１の論理値が表される。ワードラインを
介した選択トランジスタの制御により、２つのビットラ
インを介して状態を特定するつまり情報を読み出すこと
もできるし、状態を変えるすなわち新たな情報を記憶さ
せることもできます。メモリジェネレーションが代わる
ごとに記憶密度が増加するので、６Ｔメモリセルの所要
面積をジェネレーションが代わるごとに縮小していかね
ばならない。

【０００４】Semiconductor International (11.1996)
p.19 - 20 において、５５Ｆ² の面積で製造可能な６Ｔ
メモリセルが紹介されている。ここでＦは個々の技術で
製造可能な最小の構造の大きさ（フィーチャサイズ）で
ある。この場合、セルフアライメントされたすなわちア
ライメントすべきマスクを用いることなく製造されたコ
ンタクトならびに局部的な接続ラインつまりセル内に位
置する接続ラインが用いられる。

【０００５】

【発明が解決しようとする課題】本発明の課題は、メモ
リセルとして６Ｔメモリセルを有し、従来技術よりもパ
ッケージ密度を高めて製造可能なＳＲＡＭセルアレイを
提供することである。さらに本発明の課題は、このよう
なＳＲＡＭセルアレイの製造方法を提供することであ
る。

【０００６】

【課題を解決するための手段】本発明によればこの課題
は、請求項１記載のＳＲＡＭセルアレイならびに請求項
９記載の製造方法により解決される。その他の請求項に
は本発明の有利な実施形態が示されている。

【０００７】

【発明の実施の形態】本発明による回路装置によれば、
１つのメモリセルは少なくとも第１トランジスタ、第２
トランジスタ、第３トランジスタ、第４トランジスタ、
第５トランジスタ、および第６トランジスタを有してい
る。第１トランジスタ、第２トランジスタ、第３トラン
ジスタおよび第４トランジスタによりフリップフロップ
回路が形成され、このフリップフロップ回路は、第５ト
ランジスタおよび第６トランジスタを介して制御され、
このフリップフロップ回路は、第１電圧端子と第２の電
圧端子との間に接続されている。第３トランジスタおよ
び第４トランジスタは、第１トランジスタおよび第２ト
ランジスタに対し相補的である。第５トランジスタおよ
び第６トランジスタはワードラインを介して制御され
る。第５トランジスタの第２ソース／ドレイン領域は第
１ビットラインと接続されており、第６トランジスタの
第２ソース／ドレイン領域は第２ビットラインと接続さ
れている。第１ビットラインおよび第２ビットライン
は、ワードラインを横切る方向で延在している。第１ト
ランジスタ、第２トランジスタ、第３トランジスタおよ
び第４トランジスタは、１つの四角形のコーナーに配置
されており、第１トランジスタの配置されているコーナ
ーと第４トランジスタの配置されているコーナーは対角
線上に向き合っている。また、第１トランジスタと第５
トランジスタとの間に第３トランジスタが配置されてお
り、第４トランジスタと第６トランジスタとの間に第２
トランジスタが配置されている。

【０００８】このような配置構成により得られる利点と
は、ワードライン、第１ビットライン、第２ビットライ
ン、第１電圧端子への接続ライン、第２電圧端子への接
続ラインを、実質的に直線的なストライプ状の構造体と
して構成できることである。ストライプ状の構造体は近
くに並べて配置させることができるので、パッケージ密
度の高められたＳＲＡＭメモリセルを製造することがで
きる。

【０００９】しかもこの場合、第１ビットラインと第２
ビットラインを互いに並べて配置することができるの
で、それらを基板の一部分として形成することができ
る。ビットラインを基板の上に配置した場合、それらが
並置されていれば両方のビットラインをただ１つの金属
化平面により形成することができ、このことはプロセス
の簡単化を意味する。

【００１０】第１トランジスタと第３トランジスタと第
５トランジスタの間の接続ラインは、ワードラインに対
し平行に延在している。第６トランジスタと第２トラン
ジスタと第４トランジスタの間の接続ラインは、ワード
ラインに対し平行に延在している。また、第１トランジ
スタと第２トランジスタの間の接続ラインは、ワードラ
インと交差するｚ軸に対し平行に延在している。さらに
第３トランジスタと第４トランジスタの間の接続ライン
は、このｚ軸に対し平行に延在している。第５トランジ
スタと第６トランジスタの間の接続ラインはｚ軸と交差
しており、ワードラインの方向を横切って延在してい
る。

【００１１】本発明によれば、ＳＲＡＭセルアレイの種
々の特性を改善するため、メモリセルにおける６つのト
ランジスタに加えてさらに別の構成素子たとえばコンデ
ンサ、抵抗、ダイオードあるいはさらに別のトランジス
タなどが、メモリセル中に集積される。

【００１２】第１トランジスタ、第３トランジスタなら
びに第５トランジスタを、ワードライン方向で並置させ
ることができる。第２トランジスタ、第４トランジスタ
ならびに第６トランジスタも、ワードライン方向に並置
させることができる。第１トランジスタの配置されてい
るコーナーと第２トランジスタの配置されているコーナ
ーとの間の接続ラインを、ｚ軸に対し平行に延在させる
ことができる。また、第３トランジスタの配置されてい
るコーナーと第４トランジスタの配置されているコーナ
ーとの間の接続ラインを、ｚ軸に対し平行に延在させる
ことができる。このような配置構成の場合パッケージ密
度を高めるのに有利であるのは、第１ビットライン、第
２ビットライン、第１電圧端子への接続ライン、第２電
圧端子への接続ラインがストライプ状であり、実質的に
ｚ軸に対し平行に延在させることである。第１電圧端子
への接続ラインを、第１トランジスタの配置されている
コーナーおよび第２トランジスタの配置されているコー
ナーとオーバラップさせることができる。また、第２電
圧端子への接続ラインを、第３トランジスタの配置され
ているコーナーおよび第４トランジスタの配置されてい
るコーナーとオーバラップさせることができる。

【００１３】このような四角形を長方形とすることがで
き、したがってこの場合、その４つの辺は実質的に直角
を成す。

【００１４】ワードラインに沿って互いに隣り合う第１
メモリセルと第２メモリセルを、並進対称（translatio
nssymmetrical）または１８０゜の回転対称となるよう
互いに構成することができる。これによりパッケージ密
度を高めることができる。なぜならば、平面を損失する
ことなく各メモリセルを相前後して整列させることがで
きるからである。第１メモリセルにおける各トランジス
タの１つと第２メモリセルにおける各トランジスタの１
つとの間の接続ラインは、ｚ軸に平行に延びている。こ
の場合、第１メモリセルにおける上記のトランジスタ
を、第５トランジスタまたは第６トランジスタとするこ
とができる。このことは、第２メモリセルにおける上記
のトランジスタについてもあたはまる。有利には、第１
メモリセルにおける上記のトランジスタが第１メモリセ
ルの第５トランジスタであれば、第２メモリセルにおけ
る上記のトランジスタは第２メモリセルの第６トランジ
スタであるし、第１メモリセルの上記のトランジスタが
第１メモリセルの第６トランジスタであれば、第２メモ
リセルにおける上記のトランジスタは第２メモリセルの
第５トランジスタである。パッケージ密度を高めるた
め、第１メモリセルにおける第１ビットラインは第２メ
モリセルの第２ビットラインとして用いられる。

【００１５】パッケージ密度を高めるために有利である
のは、ワードラインに対する第１コンタクトが、ワード
ラインに沿って隣り合う２つのメモリセルにおいて第６
トランジスタのゲート電極（以下では”第６ゲート電
極”と称する）とも接触し、第５トランジスタのゲート
電極（以下では”第５ゲート電極”と称する）とも接触
するように構成することである。このことで、メモリセ
ルあたりワードラインに対し２つの半分のコンタクトし
か生じないようになる。

【００１６】さらに本発明によれば、第１ビットライ
ン、第２ビットライン、第１電圧端子への接続ライン、
および／または第２電圧端子への接続ラインが、ドーピ
ング領域として基板中に形成される。択一的に、それら
のラインを導電性構造体として基板の上に、および／ま
たは基板に接するように形成することもできる。

【００１７】さらに、パッケージ密度を高めるために有
利であるのは、第１トランジスタ、第２トランジスタ、
第３トランジスタ、第４トランジスタ、第５トランジス
タ、および／または第６トランジスタを、バーティカル
ＭＯＳトランジスタとして形成することである。

【００１８】さらに本発明によれば、少なくとも１つの
半導体構造体の側面にトランジスタが配置される。半導
体構造体の横断面は任意のものとすることができる。た
とえば半導体構造体をリング状とすることができ、この
ことにより著しく高いパッケージ密度と同時に大きいチ
ャネル幅が得られる。

【００１９】トランジスタの下方のソース／ドレイン領
域を半導体構造体内部に配置させることができる。パン
チスルーあるいはそれぞれ上方と下方のソース／ドレイ
ン領域により形成される容量を回避するために有利であ
るのは、下方のソース／ドレイン領域を半導体構造体の
横にその側面と接して配置することである。この場合、
１つのトランジスタにおける上方のソース／ドレイン領
域と下方のソース／ドレイン領域を同時に、相互間でお
よび半導体構造体に対しセルフアライメントして、つま
り調整すべきマスクを用いることなく、インプランテー
ションにより形成することができる。このことによりプ
ロセスの煩雑さが少なくなるとともに、著しく小さい構
造サイズも可能となる。それというのも、調整許容範囲
を考慮する必要がないからである。

【００２０】さらに本発明によれば、複数のトランジス
タが１つの半導体構造体のところに配置される。これに
より、各トランジスタのソース／ドレイン領域間の接続
ラインを半導体構造体内で延在させることができるよう
になり、このことでプロセスの煩雑さが少なくなるとと
もに、パッケージ密度も高くなる。各ソース／ドレイン
領域を互いに分離するために、半導体構造体中に凹部を
形成することができる。

【００２１】ｐチャネルトランジスタとｎチャネルトラ
ンジスタの対称的なスイッチング動作のために有利であ
るのは、ｐチャネルトランジスタのチャネル幅がｎチャ
ネルトランジスタのチャネル幅のほぼ２倍の大きさとな
るように構成することである。たとえば第３トランジス
タと第４トランジスタのチャネル幅を、第１トランジス
タと第２トランジスタのチャネル幅の２倍の大きさにす
ることができる。プロセスを簡単にするため、同じ大き
さの半導体構造体を生成し、ｐチャネルトランジスタを
それぞれ２つの半導体構造体の側面に配置し、ｎチャネ
ルトランジスタをそれぞれ１つの半導体構造体の側面に
配置することができる。

【００２２】パッケージ密度を高めるために有利である
のは、第５トランジスタと第６トランジスタをｎチャネ
ルトランジスタとして構成することである。

【００２３】半導体構造体を形成するため、一連の層を
形成することができる。この一連の層は少なくとも、第
１導電形にドーピングされた第１層と、その上に位置し
第１導電形とは逆の第２導電形にドーピングされた第２
層と、その上に位置し第１導電形にドーピングされた第
３層と、その上に位置し第２導電形にドーピングされた
第４層を有している。本発明によれば、これらの層の間
に補助層が配置される。この一連の層を多段のマスクに
よりエッチングすることで、半導体構造体が形成され
る。ＮＭＯＳトランジスタであってもＰＭＯＳトランジ
スタであってもこの一連の層から形成できるようにする
目的で、互いに相補的なトランジスタがそれぞれ異なる
高さに配置される。各半導体構造体中に位置する第２層
と第３層の一部分は、たとえばチャネル領域として適し
ている。さらに本発明によれば、一連の層の一部分とし
て別のドーピング層が形成され、互いに相補的ではない
トランジスタもそれぞれ異なる高さに配置される。この
場合にも、互いに相補的なトランジスタのチャネル領域
を、一連の層における互いに隣接しない層中に形成する
ことができる。

【００２４】第１層をｎ形またはｐ形にドーピングされ
たものとすることができる。また、一連の層を、たとえ
ばエピタキシャルおよび／またはインプランテーション
により形成することができる。均一にドーピングされた
層の代わりに、ドーピング領域を有する層を用いてもよ
い。これは予備構造化を成すものであり、これによって
一連の層の構造化ならびにたとえばビットラインなど導
電性構造体の形成に関するプロセスの煩雑さが低減され
る。

【００２５】チャネル電流がチャネル領域全体に広がる
ようにすれば、寄生的なバイポーラトランジスタに起因
するリーク電流を抑圧できる。したがって、半導体構造
体を通ってチャネル電流に対し垂直に延びる横断面を著
しく小さく構成するのが有利である。この目的で、使用
される技術で製造可能な最小構造サイズ（フィーチャサ
イズ）Ｆよりも小さい寸法のマスクを用いて、半導体構
造体を形成することができる。このマスクはたとえば、
構造化された層のアンダーカットにより形成できる。択
一的に、このマスクをたとえばスペーサ状とすることが
できる。スペーサ状のマスクはたとえば、材料の析出な
らびにエッチバックにより、構造化された補助層の縁に
形成される。次に、これにより生じたスペーサをさらに
構造化することができる。

【００２６】本発明によれば、各トランジスタは少なく
とも１つの半導体構造体のところに形成される。半導体
構造体を形成するため、たとえば一連の層の上に第１補
助層が析出される。この第１補助層中に、ｚ軸に平行に
延在する溝が形成される。材料の析出とエッチバックに
より、溝の側面にスペーサが形成される。そしてこれら
のスペーサは、溝を横切る方向で延びる領域を覆うマス
クによって構造化され、これによりスペーサから第１マ
スクが形成される。第１マスクを用いることで一連の層
は、第２層が部分的に露出するまでエッチングされる。

【００２７】これにより、第１導電形にドーピングされ
たチャネル領域をもつトランジスタの半導体構造体と、
一時的な半導体構造体とが生じる。一時的な半導体構造
体からは、第２導電形にドーピングされたチャネル領域
をもつトランジスタの半導体構造体が形成され、これは
次のようにして形成される。すなわちこの場合、第１導
電形にドーピングされたチャネル領域をもつトランジス
タの半導体構造体と周辺領域を少なくとも覆う第２マス
クを用いることで、第１層が部分的に露出するまで一連
の層がエッチングされる。この場合、第２マスクがスト
ライプ状であり、そのストライプがｚ軸に対し平行に延
在していると有利である。これにより、第１層と第２層
の一部分から、たとえばビットラインのような導電性構
造体を形成することができる。

【００２８】隣り合うトランジスタを互いに分離するた
めに有利であるのは、第１導電形にドーピングされたチ
ャネル領域をもつトランジスタの半導体構造体と周辺領
域を少なくとも覆うマスクを用いることで、第３層と基
板が部分的に露出するまで一連の層がエッチングされる
ことである。ここで別の利点として挙げられるのは、こ
れにより第２導電形にドーピングされたチャネル領域を
もつトランジスタの半導体構造体において、第４層の過
剰部分が除去されることである。

【００２９】さらに本発明によれば、ストライプ状の第
４マスクを用いることでインプランテーションが実行さ
れる。このマスクのストライプはｚ軸に対し平行に延在
しており、第１導電形でドーピングされたチャネル領域
をもつトランジスタと周辺領域を覆うものである。これ
により、半導体構造体上部ならびに側方においてそれら
に隣接して、第２導電形でドーピングされたチャネル領
域をもつトランジスタのソース／ドレイン領域における
ドーパント濃度がセルフアライメントされて、つまり調
整すべき付加的なマスクを用いることなく、高められる
ことになる。さらにこの場合、第１層中に延在するスト
ライプ状のドーピング領域が形成される。第４マスクに
対し相補的な第５マスクを用いてインプランテーション
を行うことで、第１導電形でドーピングされたチャネル
領域をもつトランジスタのソース／ドレイン領域におけ
るドーパント濃度が高められる。この場合、第１層中に
ストライプ状のドーピング領域が生じる。ストライプ状
のドーピング領域のうち第１ドーピング領域は、第１ト
ランジスタの第１ソース／ドレイン領域と第２トランジ
スタの第１ソース／ドレイン領域を有しており、この第
１ドーピング領域は第１電圧端子と接続されている。こ
の第１ドーピング領域は、第１層中または第２層中に形
成することができる。また、ストライプ状のドーピング
領域のうち第２ドーピング領域は、第３トランジスタの
第２ソース／ドレイン領域と第４トランジスタの第２ソ
ース／ドレイン領域を有しており、この第２ドーピング
領域は第２電圧端子と接続されている。第６トランジス
タの第２ソース／ドレイン領域または第５トランジスタ
の第２ソース／ドレイン領域を有するストライプ状のド
ーピング領域におけるその他の領域は、第２ビットライ
ンまたは第１ビットラインとして適している。

【００３０】ゲート電極およびその下に位置するソース
／ドレイン領域により形成される容量を低減するのに有
利であるのは、ソース／ドレイン領域上に間隔層を形成
することである。この目的で、たとえば異方性で絶縁材
料が被着され、等方性で再び除去され、その結果、半導
体構造体の側面では材料が完全に除去され、水平平面に
は間隔層が形成される。

【００３１】さらに本発明によれば、ゲート誘電体形成
後、導電性材料が析出され、各トランジスタ間の領域を
覆う第６マスクを用いてエッチングされる。これによれ
ば、半導体構造体を取り囲むゲート電極と、第６ゲート
電極およびワードラインに沿って隣り合うメモリセルに
おける第５ゲート電極とオーバラップする第１導電性構
造体が形成される。さらに、第１トランジスタと第２ト
ランジスタとの間に第２トランジスタのゲート電極（”
第２ゲート電極”）とオーバラップする第２導電性構造
体が、第２トランジスタと第４トランジスタとの間に第
２ゲート電極および第４トランジスタのゲート電極（”
第４ゲート電極”）とオーバラップする第３導電性構造
体が形成され、さらに第３トランジスタと第４トランジ
スタとの間に第３トランジスタのゲート電極（”第３ゲ
ート電極”）とオーバラップする第４導電性構造体が、
第１トランジスタと第３トランジスタとの間に第１ゲー
ト電極および第３ゲート電極とオーバラップする第５導
電性構造体が形成される。

【００３２】投入する電圧を調整するために、傾斜イン
プランテーションによりチャネル領域をドーピングする
ことができる。

【００３３】また、ソース／ドレイン領域とコンタクト
ないし導電性構造体の間の抵抗を減少させるため、該当
するソース／ドレイン領域上の珪化によりシリサイド層
を形成するのが有利である。

【００３４】さらに、一連の層がシリコン層および／ま
たはＳｉ_{（１−ｘ）}Ｇｅｘ層を有するように構成でき
る。

【００３５】基板はたとえば半導体基板としてもよい
し、あるいはＳＯＩ基板すなわちＳｉＯ_２層の上に薄い
単結晶シリコン層を有する基板とすることもできる。

【００３６】次に、図面を参照しながら実施例に基づき
本発明について詳細に説明する。なお、各図面は縮尺ど
おりではない。

【００３７】

【実施例】出発材料は、約１０¹⁷ｃｍ^-3のドーパント濃
度を有するシリコンから成るｎ形ドーピング基板１であ
る。この基板１の上に一連の層が形成され、これは次の
ように行われる。すなわち、その場的なドーピングを伴
うエピタキシャルにより、約１００ｎｍの厚さのｐ形ド
ーピングされた第１層Ｓ１、約１００ｎｍの厚さのｎ形
ドーピングされた第２層Ｓ２、約１００ｎｍの厚さのｐ
形ドーピングされた第３層Ｓ３、さらに約１００ｎｍの
厚さのｎ形ドーピングされた第４層Ｓ４を成長させる。
これら第１層Ｓ１、第２層Ｓ２、第３層Ｓ３ならびに第
４層Ｓ４のドーパント濃度は、約１０¹⁸ｃｍ^-3である。
これら一連の層の上に、約２００ｎｍの厚さを有しＳｉ
Ｏ₂ から成る補助層Ｈが析出される。ホトリソグラフィ
手法により補助層Ｈが構造化され、その際、互いに平行
に延在する第１の溝Ｇ１および第２の溝Ｇ２が形成され
る。第１の溝Ｇ１および第２の溝Ｇ２はｚ軸ｚに対し平
行に延在している（図１および図１１参照）。第１の溝
Ｇ１は約７００ｎｍの幅であり、第２の溝Ｇ２は約３０
０ｎｍの幅である。互いに隣り合う溝の中央線間の間隔
は約９００ｎｍである。

【００３８】スペーサＳｐを形成するため、窒化シリコ
ンが析出されエッチバックされる。スペーサＳｐから第
１マスクＭ１が生じ、この場合、窒化シリコンにおい
て、ｚ軸ｚに対し垂直なｘ軸ｘに平行に延在するストラ
イプが形成されるようエッチングされる。それらのスト
ライプは約９００ｎｍの幅であって、隣り合うストライ
プの中央線間の間隔は約１２００ｎｍである（図２およ
び図１１参照）。

【００３９】第１マスクＭ１を用いてシリコンがエッチ
ングされる。この場合、第４層Ｓ４と第３層Ｓ３が貫通
して切断され、第２層Ｓ２が露出する（図２参照）。こ
れにより第１トランジスタ、第２トランジスタ、第５ト
ランジスタおよび第６トランジスタの半導体構造体Ｓｔ
１，Ｓｔ２，Ｓｔ５，Ｓｔ６、ならびに第３トランジス
タおよび第４トランジスタの一時的な半導体構造体が生
じる。ストライプ状の第２マスクを形成するため、Ｓｉ
Ｏ_２が析出され、ホトリソグラフィ手法により構造化さ
れる（図２参照）。この第２マスクＭ２のストライプ幅
は約３００ｎｍでありｚ軸ｚに平行に延在し、第１トラ
ンジスタ、第２トランジスタ、第５トランジスタおよび
第６トランジスタならびに周辺領域を覆うものである。
第２マスクＭ２および第１マスクＭ１を用いて、第１層
Ｓ１が部分的に露出するまでシリコンがエッチングされ
る（図２参照）。このことで、第３トランジスタおよび
第４トランジスタにおける一時的な半導体構造体から、
第３トランジスタおよび第４トランジスタの半導体構造
体Ｓｔ３，Ｓｔ４が生じる。マスクＭ２により、メモリ
セルの第１トランジスタと第２トランジスタとの間、な
らびにｘ軸ｘに沿って隣り合うメモリセルの第６トラン
ジスタと第５トランジスタとの間において、第２層Ｓ２
の一部分が保護される。

【００４０】次に、第１マスクＭ１と第２マスクＭ２が
たとえばＮＨ_４Ｆ／ＨＦによって除去され、ついで１５
０゜でＨ_３ＰＯ_４によって除去される。その後、第１補
助構造体ＨＳ１が形成され、これはＳｉＯ_２を厚さ約１
００ｎｍで析出し、第２マスクＭ２よりもいくらか幅の
広いストライプをもつストライプ状の第３マスク（図示
せず）を用いて、第３トランジスタおよび第４トランジ
スタの半導体構造体Ｓｔ３，Ｓｔ４において第４層Ｓ４
が露出するまでエッチングすることによって行われる。
たとえばＣｌ_２／ＣＨＦ_３を用いてＳｉＯ_２に対し選択
的にシリコンをエッチングすることによって、第３層Ｓ
３と基板１が部分的に露出するまで第４層Ｓ４と第１層
Ｓ１が部分的に除去される。このことで、ｘ軸ｘに沿っ
て隣り合うトランジスタが互いに分離される。

【００４１】第３マスクに類似したストライプ状の第４
マスク（図示せず）を用いて、たとえばＣＨＦ_３／ＣＦ
_４を用いてシリコンに対し選択的に、第３トランジスタ
と第４トランジスタの半導体構造体Ｓｔ３，Ｓｔ４の側
面に接する第１補助構造体ＨＳ１の一部分が除去される
まで、ＳｉＯ_２がエッチングされる（図４参照）。

【００４２】さらに第１補助構造体ＨＳ１をマスクとし
て用いてインプランテーションを行うことにより、第３
トランジスタの半導体構造体Ｓｔ３における第３層Ｓ３
の一部分に第３トランジスタの第１ソース／ドレイン領
域が形成され、第４トランジスタの半導体構造体Ｓｔ４
における第３層Ｓ３の一部分に第４トランジスタの第１
ソース／ドレイン領域４Ｓ／Ｄ１が形成され、さらに第
１層Ｓ１の一部分に第２ドーピング領域Ｇｅ２の一部と
して第３トランジスタの半導体構造体Ｓｔ３の側面に接
して第３トランジスタの第２ソース／ドレイン領域が、
さらに第２ドーピング領域Ｇｅ２の一部分として第４ト
ランジスタの半導体構造体Ｓｔ４の側面に接して第４ト
ランジスタの第２ソース／ドレイン領域４Ｓ／Ｄ２が形
成される（図４参照）。このようにしてこれらのソース
／ドレイン領域は互いにセルフアライメントされて形成
され、つまり調整すべき付加的なマスクを用いることな
く形成される。次に、たとえばＮＨ_４Ｆ／ＨＦを用いシ
リコンに対し選択的にＳｉＯ_２をエッチングすること
で、第１補助構造体ＨＳ１が除去される。

【００４３】第２補助構造体ＨＳ２を形成するため、Ｓ
ｉＯ_２が約１００ｎｍの厚さで析出され、第４マスクに
対し相補的な第５マスクを用いて構造化される。第２補
助構造体ＨＳ２はストライプ状であり、第３トランジス
タの半導体構造体Ｓｔ３，Ｓｔ４ならびに周辺領域を覆
うものである。そしてこの第２補助構造体ＨＳ２をマス
クとして用いてインプランテーションを行うことにお
り、第１トランジスタの半導体構造体Ｓｔ１中に存在す
る第４層Ｓ４の一部分に、ｎ形にドーピングされた第１
トランジスタの第２ソース／ドレイン領域が形成され、
第２トランジスタ半導体構造体Ｓｔ２中に存在する第４
層Ｓ４の一部分に、第２トランジスタの第２ソース／ド
レイン領域２Ｓ／Ｄ２が形成され、第５トランジスタの
半導体構造体Ｓｔ５中に存在する第４層の一部分に、第
５トランジスタの第１ソース／ドレイン領域が形成さ
れ、第６トランジスタの半導体構造体Ｓｔ６中に存在す
る第４層Ｓ４の一部分に、第６トランジスタの第１ソー
ス／ドレイン領域が形成される。また、第２トランジス
タの半導体構造体Ｓｔ２および第１トランジスタの半導
体構造体Ｓｔ１とオーバラップしている第２層Ｓ２のス
トライプ状部分に、第１ドーピング領域Ｇｅ１が形成さ
れ、さらに、ｘ軸ｘに沿って隣り合うメモリセルにおけ
る第５トランジスタと第６トランジスタの半導体構造体
Ｓｔ５，Ｓｔ６とオーバラップしている第２層Ｓ２のス
トライプ状部分に、第１ビットラインＢ１と第２ビット
ラインＢ２が形成される（図５および図１１参照）。

【００４４】この場合、第１ビットラインＢ１は、ｘ軸
ｘに沿って最初に隣り合うメモリセルにとって第２ビッ
トラインとして用いられる。したがって、最初に隣り合
うメモリセルにおける第６トランジスタの第２ソース／
ドレイン領域６Ｓ／Ｄ２′は、第１ビットラインＢ１の
一部分となる。また、第２ビットラインＢ２は、ｘ軸ｘ
に沿って２番目に隣り合うメモリセルにとって、第１ビ
ットラインとして用いられる。したがって、２番目に隣
り合うメモリセルにおける第５トランジスタの第２ソー
ス／ドレイン領域は、第２ビットラインＢ２の一部分と
なる。次に、第２補助構造体ＨＳ２がたとえばＮＨ_４Ｆ
／ＨＦを用いたエッチングにより除去される。

【００４５】ＳｉＯ_２の異方性の被着、およびたとえば
ＮＨ_４Ｆ／ＨＦを用いて半導体構造体Ｓｔ１，Ｓｔ２，
Ｓｔ３，Ｓｔ４，Ｓｔ５，Ｓｔ６の側面からＳｉＯ_２が
除去されるまでＳｉＯ_２を等方性エッチングすることに
より、水平平面に約２０ｎｍの厚さの間隔層Ａが生じる
（図６参照）。

【００４６】洗浄ステップの後、熱酸化により約５ｎｍ
の厚さのゲート電極Ｇｄが形成される（図６参照）。

【００４７】ゲート電極および導電性構造体を形成する
ため、その場的にドーピングされたポリシリコンが析出
され、スペーサ状のゲート電極がチャネル領域の高さで
トランジスタの半導体構造体Ｓｔ１，Ｓｔ２，Ｓｔ３，
Ｓｔ４，Ｓｔ５，Ｓｔ６を取り囲むまで、第６マスク
（図示せず）を用いてエッチングが行われる。この第６
マスクは、ｚ軸ｚに沿って隣り合うメモリセルにおける
第５トランジスタと第６トランジスタとの間の部分を、
第１導電性構造体たとえばＬ１またはＬ１′が生じるよ
うに覆っており、この第１導電性構造体はそれらのトラ
ンジスタの第５ゲート電極たとえばＧａ５またはＧａ
５″および第６ゲート電極たとえばＧａ６またはＧａ
６′とオーバラップしている。さらにこの第６マスクは
第２トランジスタと第１トランジスタとの間の領域を、
第２導電性構造体Ｌ２が生じるように覆っており、この
第２導電性構造体は第２トランジスタの第２ゲート電極
Ｇａ２とオーバラップしている。さらに第６マスクは第
２トランジスタと第４トランジスタとの間の領域を、第
３導電性構造体Ｌ３が生じるように覆っており、この第
３導電性構造体は第２トランジスタの第２ゲート電極Ｇ
ａ２および第４トランジスタの第４ゲート電極Ｇ４とオ
ーバラップしている。また、第６マスクは第４トランジ
スタと第３トランジスタとの間の領域を、第４導電性構
造体Ｌ４が生じるように覆っており、この第４導電性構
造体は第３トランジスタの第３ゲート電極Ｇａ３とオー
バラップしている。第６マスクは第１トランジスタと第
３トランジスタとの間の領域を、第５導電性構造体Ｌ５
が生じるように覆っており、この第５導電性構造体は第
１ゲート電極Ｇａ１および第３ゲート電極Ｇａ３を覆っ
ている（図１１参照）。間隔層Ａにより、ゲート電極お
よびその下に位置するソース／ドレイン領域によりそれ
ぞれ形成される容量が小さくされる。

【００４８】第１絶縁構造体Ｉ１を形成するため、Ｓｉ
Ｏ_２が約１００ｎｍの厚さで析出され、第３トランジス
タの第１ソース／ドレイン領域、第４トランジスタの第
１ソース／ドレイン領域４Ｓ／Ｄ１、第６トランジスタ
の第１ソース／ドレイン領域、第５トランジスタの第１
ソース／ドレイン領域、第１トランジスタの第２ソース
／ドレイン領域、第２トランジスタの第２ソース／ドレ
イン領域２Ｓ／Ｄ２が露出するまで、エッチバックされ
る（図７および図８参照）。第３導電性構造体Ｌ３およ
び第５導電性構造体Ｌ５において場合によっては露出し
た部分を絶縁する目的で、第２絶縁性構造体Ｉ２が形成
され、これは窒化シリコンを約１００ｎｍの厚さで析出
し、第７マスク（図示せず）を用いてエッチングを行う
ことにより形成される。この場合、第７マスクは、第１
トランジスタの第２ソース／ドレイン領域、第２トラン
ジスタの第２ソース／ドレイン領域２Ｓ／Ｄ２、第３ト
ランジスタの第１ソース／ドレイン領域、第４トランジ
スタの第１ソース／ドレイン領域４Ｓ／Ｄ１、第５トラ
ンジスタの第１ソース／ドレイン領域、第６トランジス
タの第１ソース／ドレイン領域、第１導電性構造体Ｌ１
の一部分、第２導電性構造体Ｌ２の一部分、ならびに第
４導電性構造体Ｌ４の一部分を覆っていないものであ
る。

【００４９】次に選択的な珪化が実行され、これによっ
てシリコンから成る露出平面にシリサイド層Ｓが生じ
る。

【００５０】ついでアルミニウムが約３００ｎｍの厚さ
で析出されて構造化され、これによってＬ字状の第６導
電性構造体Ｌ６、Ｌ字状の第７導電性構造体Ｌ７、なら
びに第１導電性構造体Ｌ１，Ｌ１′と接する第１コンタ
クトＫ１，Ｋ１′の下部が形成される。第６導電性構造
体Ｌ６により、第６トランジスタの第１ソース／ドレイ
ン領域、第２トランジスタの第２ソース／ドレイン領域
２Ｓ／ＤＳ、第４トランジスタの第１ソース／ドレイン
領域４Ｓ／Ｄ１、ならびに第４導電性構造体Ｌ４が互い
に接続される。また、第７導電性構造体Ｌ７により、第
２導電性構造体Ｌ２、第１トランジスタの第２ソース／
ドレイン領域、第３トランジスタの第１ソース／ドレイ
ン領域、ならびに第５トランジスタの第１ソース／ドレ
イン領域が互いに接続される（図１２参照）。

【００５１】さらにその次に、ＳｉＯ_２を約３００ｎｍ
の厚さで被着させることにより第３絶縁構造体Ｉ３が形
成される。たとえばＣＨＦ_３／Ｏ_２を用いてエッチング
を行うことにより、第１コンタクトＫ１，Ｋ１′の下部
まで達するコンタクトホールが形成される。ついでアル
ミニウムが析出されて構造化され、このことでコンタク
トホール内に第１コンタクトＫ１，Ｋ１′の上部および
それに接してｘ軸ｘに対し平行に延びるワードラインＷ
が形成される（図１１参照）。

【００５２】以下、この実施例のＳＲＡＭセルアレイに
おける各トランジスタの部分間の接続についてまとめ
る：第１トランジスタの第１ソース／ドレイン領域は、
第２トランジスタの第１ソース／ドレイン領域および第
１電圧端子と接続されている。第１トランジスタの第２
ソース／ドレイン領域は、第３トランジスタの第１ソー
ス／ドレイン領域、第５トランジスタの第１ソース／ド
レイン領域、第２ゲート電極、ならびに第４ゲート電極
と接続されている。第１ゲート電極は、第２トランジス
タの第２ソース／ドレイン領域、第４トランジスタの第
１ソース／ドレイン領域、第３ゲート電極、ならびに第
６トランジスタの第１ソース／ドレイン領域と接続され
ている。第３トランジスタの第２ソース／ドレイン領域
は、第４トランジスタの第２ソース／ドレイン領域およ
び第２電圧端子と接続されている。第５トランジスタの
第２ソース／ドレイン領域は、第１ビットラインと接続
されている。第５ゲート電極は、第６ゲート電極ならび
にワードラインと接続されている。第６トランジスタの
第２ソース／ドレイン領域は、第２ビットラインと接続
されている。なお、第３トランジスタと第４トランジス
タは、第１トランジスタ、第２トランジスタ、第５トラ
ンジスタおよび第６トランジスタに対し相補的である。

【００５３】この実施例の多数の実施形態が考えられ、
それらも本発明の枠内に入るものである。たとえば既述
の層、領域、マスクおよび構造体の寸法を、個々の必要
条件に整合させることができる。これと同じことは、提
案したドーパント濃度についてもあてはまる。半導体構
造体は必ずしもウェブ状でなくてもよく、個々の必要条
件に合わせて整合させることができる。また、半導体構
造体の側面が半導体構造体表面に対し垂直に延在してい
なくてもよく、半導体構造体の表面と任意の角度を成す
ように構成してもよい。さらにビットラインとワードラ
インが必ずしも互いに垂直に延在してなくてもよく、そ
れらが任意の角度を成すように構成することができる。
ＳｉＯ_２から成るマスクと層は、熱酸化あるいは析出プ
ロセスよって生成させることができる。析出中にも析出
後にもポリシリコンをドーピングすることができる。さ
らに、ドーピングされたポリシリコンの代わりに、金属
シリサイドおよび／または金属を用いてもかまわない。

【図面の簡単な説明】

【図１】基板の断面図であって、第１層の次に第２層、
第３層ならびに第４層をエピタキシャル成長させ、さら
に第１補助層を析出させて構造化し、スペーサを形成す
る様子を示す図である。

【図２】図１の断面から出発し、第１マスクと第２マス
クと半導体構造体を形成する様子を示す図である。

【図３】図２の断面から出発し、第１マスクと第２マス
クの除去し、第１補助構造体を形成し、第１層および第
４層の一部分を除去する様子を示す図である。

【図４】図３の断面から出発し、第１補助構造体を部分
的に除去し、第３トランジスタ（図示せず）および第４
トランジスタのソース／ドレイン領域ならびに第２ドー
ピング領域を形成する様子を示す図である。

【図５】図４の断面から出発し、第２補助構造体、第１
トランジスタ（図示せず）と第２トランジスタと第５ト
ランジスタ（図示せず）と第６トランジスタのソース／
ドレイン領域、第１ドーピング領域、第１ビットライ
ン、ならびに第２ビットラインを形成する様子を示す図
である。

【図６】図５の断面から出発し、間隔層とゲート誘電体
を形成する様子を示す図である。

【図７】図６の断面から出発し、ゲート電極と導電性構
造体と第１絶縁構造体を形成する様子を示す図である。

【図８】図７の断面図から出発し、第２絶縁構造体を形
成する様子を示す図である。

【図９】図８の断面図から出発し、導電性構造体、第３
絶縁構造体、シリサイド層、コンタクト（図示せず）、
ならびにワードライン（図示せず）を形成する様子を示
す図である。

【図１０】補助層と溝とスペーサを形成した後の基板平
面図である。

【図１１】図１０をもとに、半導体構造体、ゲート電
極、ゲート電極とオーバラップした導電性構造体、なら
びにビットラインを示す基板平面図である。

【図１２】図１１をもとに、半導体構造体と導電性構造
体を示す基板平面図である。

【図１３】図１２をもとに、メモリセルの配置構成を描
いた図である。

【符号の説明】

１ 基板 Ｈ１，Ｈ２ 補助構造体 Ｍ１，Ｍ２ マスク Ｓｔ１〜Ｓｔ６ 半導体構造体 Ｋａ１〜Ｋａ６ トランジスタ Ｇｄ ゲート誘電体 Ｇｅ１〜２ ドーピング領域 Ａ 間隔層 Ｓ／Ｄ１ ソース／ドレイン領域 Ｉ１〜Ｉ３ 絶縁構造体 Ｌ１〜Ｌ７ 導電性構造体 Ｂ１，Ｂ２ ビットライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴォルフガング レーズナー ドイツ連邦共和国 ミュンヘン ハインツ ェルメンヒェンシュトラーセ ２ (72)発明者 ローター リッシュ ドイツ連邦共和国 ノイビーベルク ティ ツィアンシュトラーセ 27

Claims (18)

【特許請求の範囲】
1. 【請求項１】 ＳＲＡＭセルアレイにおいて、 複数のメモリセルが設けられており、これらのメモリセ
   ルはそれぞれ少なくとも第１トランジスタ、第２トラン
   ジスタ、第３トランジスタ、第４トランジスタ、第５ト
   ランジスタ、および第６トランジスタを有しており、 第１トランジスタ、第２トランジスタ、第３トランジス
   タおよび第４トランジスタによりフリップフロップ回路
   が形成され、該フリップフロップ回路は、第５トランジ
   スタおよび第６トランジスタを介して制御され、該フリ
   ップフロップ回路は、第１電圧端子と第２の電圧端子と
   の間に接続されており、 第３トランジスタおよび第４トランジスタは、第１トラ
   ンジスタおよび第２トランジスタに対し相補的であり、 第５トランジスタおよび第６トランジスタはワードライ
   ン（Ｗ）を介して制御され、 第５トランジスタの第２ソース／ドレイン領域は第１ビ
   ットライン（Ｂ１）と接続されており、 第６トランジスタの第２ソース／ドレイン領域は第２ビ
   ットライン（Ｂ２）と接続されており、 第１ビットライン（Ｂ１）および第２ビットライン（Ｂ
   ２）はワードライン（Ｗ）を横切る方向で延在してお
   り、 第１トランジスタ、第２トランジスタ、第３トランジス
   タおよび第４トランジスタは、１つの四角形のコーナー
   に配置されており、第１トランジスタの配置されている
   コーナーと第４トランジスタの配置されているコーナー
   は対角線上に向き合っており、 第１トランジスタと第５トランジスタとの間に第３トラ
   ンジスタが配置されており、 第４トランジスタと第６トランジスタとの間に第２トラ
   ンジスタが配置されていることを特徴とする、 ＳＲＡＭセルアレイ。
2. 【請求項２】 第１トランジスタと第３トランジスタと
   第５トランジスタはワードライン方向に相前後して並置
   されており、 第２トランジスタと第４トランジスタと第６トランジス
   タはワードライン方向に相前後して並置されており、 第１トランジスタの配置されているコーナーと第２トラ
   ンジスタの配置されているコーナーとの間の接続ライン
   は、ワードライン方向を横切る方向で延びるｚ軸（ｚ）
   に対し平行に延在しており、 第３トランジスタの配置されているコーナーと第４トラ
   ンジスタの配置されているコーナーとの間の接続ライン
   はｚ軸（ｚ）に対し平行に延在している、請求項１記載
   のＳＲＡＭセルアレイ。
3. 【請求項３】 第１メモリセルにおける複数のトランジ
   スタの１つと、ワードライン（Ｗ）に沿って前記第１メ
   モリセルと隣り合う第２メモリセルにおける複数のトラ
   ンジスタの１つとの間の接続ラインは、ｚ軸（ｚ）に対
   し平行に延びており、 これら第１メモリセルと第２メモリセルは、互いに並進
   対称または１８０゜の回転対称となるよう構成されてい
   る、 請求項２記載のメモリセルアレイ。
4. 【請求項４】 第６トランジスタと第５トランジスタと
   の間のワードライン（Ｗ）は、隣り合うメモリセルのワ
   ードライン（Ｗ）に沿って配置されており、 第１メモリセルにおける第６トランジスタのゲート電極
   （Ｇａ６）と、第２メモリセルにおける第５トランジス
   タのゲート電極（Ｇａ５″）は、第１導電性構造体（Ｌ
   １）を介して互いに接続されており、 該第１導電性構造体（Ｌ１）は、第１コンタクト（Ｋ
   １）を介してワードライン（Ｗ１）と接続されている、 請求項３記載のＳＲＡＭセルアレイ。
5. 【請求項５】 ｐチャネルトランジスタ（Ｋａ３，Ｋａ
   ４）のチャネル幅は、ｎチャネルトランジスタ（Ｋａ
   １，Ｋａ２，Ｋａ５，Ｋａ６）のチャネル幅のほぼ２倍
   の大きさである、請求項１〜４のいずれか１項記載のＳ
   ＲＡＭセルアレイ。
6. 【請求項６】 第１トランジスタ、第２トランジスタ、
   第３トランジスタ、第４トランジスタ、第５トランジス
   タおよび／または第６トランジスタは、バーティカルＭ
   ＯＳトランジスタである、請求項１〜５のいずれか１項
   記載のＳＲＡＭセルアレイ。
7. 【請求項７】 第１トランジスタ、第２トランジスタ、
   第３トランジスタおよび第４トランジスタはバーティカ
   ルＭＯＳトランジスタであり、 第３トランジスタおよび第４トランジスタのチャネル領
   域において、基板（１）の表面に対し垂直（Ｏ）に対し
   垂直に延在するｙ軸（ｙ）に関する高さは互いに一致し
   ており、 第１トランジスタおよび第２トランジスタのチャネル領
   域において、前記ｙ軸（ｙ）に関する高さは互いに一致
   しており、 第１トランジスタのチャネル領域の前記高さと第３トラ
   ンジスタのチャネル領域の前記高さは互いに異なる、請
   求項６記載のＳＲＡＭセルアレイ。
8. 【請求項８】 第５トランジスタの第２ソース／ドレイ
   ン領域は第１ビットライン（Ｂ１）の一部分として構成
   されており、 第６トランジスタの第２ソース／ドレイン領域は第２ビ
   ットライン（Ｂ２）の一部分として構成されており、 これら第１ビットライン（Ｂ１）と第２ビットライン
   （Ｂ２）はそれぞれストライプ状に基板（１）に配置さ
   れており、 第１トランジスタの第１ソース／ドレイン領域は、基板
   （１）に配置されたストライプ状の第１ドーピング領域
   （Ｇｅ１）を介して、第２トランジスタの第１ソース／
   ドレイン領域（２Ｓ／Ｄ１）および第１電圧端子と接続
   されており、 第３トランジスタの第２ソース／ドレイン領域は、基板
   （１）に配置されたストライプ状の第２ドーピング領域
   （Ｇｅ２）を介して、第４トランジスタの第２ソース／
   ドレイン領域（４Ｓ／Ｄ２）および第２電圧端子と接続
   されており、 第１ドーピング領域（Ｇｅ１）、第２ドーピング領域
   （Ｇｅ２）、第１ビットライン（Ｂ１）および第２ビッ
   トライン（Ｂ２）は、ｚ軸（ｚ）に対し実質的に平行に
   延在している、 請求項２〜７のいずれか１項記載のＳＲＡＭセルアレ
   イ。
9. 【請求項９】 ＳＲＡＭセルアレイの製造方法におい
   て、第１トランジスタ、第２トランジスタ、第３トラン
   ジスタ、第４トランジスタ、第５トランジスタおよび第
   ６トランジスタをそれぞれ有するメモリセルを形成し、 第１トランジスタ、第２トランジスタ、第３トランジス
   タおよび第４トランジスタがフリップフロップ回路を成
   し、該フリップフロップ回路が第５トランジスタと第６
   トランジスタを介して制御されるよう、第１トランジス
   タ、第２トランジスタ、第３トランジスタ、第４トラン
   ジスタ、第５トランジスタおよび第６トランジスタを互
   いに接続し、 前記フリップフロップ回路を第１電圧端子および第２電
   圧端子と接続し、 第３トランジスタおよび第４トランジスタを、第１トラ
   ンジスタおよび第２トランジスタに対し相補的なトラン
   ジスタとして構成し、 第５トランジスタと第６トランジスタを制御するワード
   ライン（Ｗ）を形成し、 第５トランジスタの第２ソース／ドレイン領域を、前記
   ワードライン（Ｗ）を横切る方向で延びる第１ビットラ
   イン（Ｂ１）と接続し、 第６トランジスタの第２ソース／ドレイン領域を、前記
   ワードライン（Ｗ）を横切る方向で延びる第２ビットラ
   イン（Ｂ２）と接続し、 １つの四角形の各コーナーに第１トランジスタと第２ト
   ランジスタと第３トランジスタと第４トランジスタを形
   成し、第１トランジスタの配置されたコーナーと第４ト
   ランジスタの配置されたコーナーを対角線上に向き合わ
   せて配置し、 第１トランジスタと第５トランジスタの間に第３トラン
   ジスタを形成し、 第４トランジスタと第６トランジスタの間に第２トラン
   ジスタを形成することを特徴とする、 ＳＲＡＭセルアレイの製造方法。
10. 【請求項１０】 第１トランジスタと第３トランジスタ
    と第５トランジスタを、それらがワードライン方向に相
    前後して配置されるように形成し、 第２トランジスタと第４トランジスタと第６トランジス
    タを、それらがワードライン方向に相前後して配置され
    るように形成し、 第１トランジスタと第２トランジスタを、第１トランジ
    スタの形成されるコーナーと第２トランジスタの形成さ
    れるコーナーとの間の接続ラインがワードライン方向を
    横切って延びるｚ軸（ｚ）に対し平行に延在するよう形
    成し、 第３トランジスタと第４トランジスタを、第３トランジ
    スタの形成されるコーナーと第４トランジスタの形成さ
    れるコーナーとの間の接続ラインがｚ軸（ｚ）に対し平
    行に延在するよう形成する、 請求項９記載の方法。
11. 【請求項１１】 第１メモリセルにおける複数のトラン
    ジスタのうちの１つと、ワードライン（Ｗ）に沿って前
    記第１メモリセルと隣り合う第２メモリセルにおける複
    数のトランジスタのうちの１つとの間の接続ラインが、
    前記ｚ軸（ｚ）に対し平行に延在するよう、各メモリセ
    ルを形成し、 第１メモリセルと第２メモリセルを、それらが互いに並
    進対称または１８０゜の回転対称となるよう形成する、 請求項１０記載の方法。
12. 【請求項１２】 ワードライン（Ｗ）に沿って隣り合う
    各メモリセルにおける第６トランジスタと第５トランジ
    スタとの間にワードライン（Ｗ）を形成し、 第１メモリセルにおける第６トランジスタのゲート電極
    （Ｇａ６）と、第２メモリセルにおける第５トランジス
    タのゲート電極（Ｇａ５″）を互いに接続する第１導電
    性構造体（Ｌ１）を形成し、 該第１導電性構造体（Ｌ１）をワードライン（Ｗ）と接
    続する第１コンタクト（Ｋ１）を形成する、 請求項１１記載の方法。
13. 【請求項１３】 第１トランジスタ、第２トランジス
    タ、第３トランジスタ、第４トランジスタ、第５トラン
    ジスタおよび第６トランジスタを、ｐチャネルトランジ
    スタ（Ｋａ３，Ｋａ４）のチャネル幅がｎチャネルトラ
    ンジスタ（Ｋａ１，Ｋａ２，Ｋａ５，Ｋａ６）のチャネ
    ル幅のほぼ２倍となるよう形成する、 請求項９〜１２のいずれか１項記載の方法。
14. 【請求項１４】 第１トランジスタ、第２トランジス
    タ、第３トランジスタ、第４トランジスタ、第５トラン
    ジスタおよび／または第６トランジスタを、バーティカ
    ルＭＯＳトランジスタとして構成する、請求項９〜１３
    のいずれか１項記載の方法。
15. 【請求項１５】 第１トランジスタ、第２トランジス
    タ、第３トランジスタおよび第４トランジスタをバーテ
    ィカルＭＯＳトランジスタとして構成し、 一連の層を形成し、該層は少なくとも、第１導電形でド
    ーピングされた第１層（Ｓ１）と、その上に位置し第１
    導電形とは逆の第２導電形でドーピングされた第２層
    （Ｓ２）と、その上に位置し第１導電形でドーピングさ
    れた第３層（Ｓ３）と、その上に位置し第２導電形でド
    ーピングされた第４層（Ｓ２）から成り、 前記一連の層における多段のマスクによるエッチングに
    よって半導体構造体（Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓｔ
    ４）を生成し、それらの半導体構造体のところに少なく
    とも第１トランジスタ、第２トランジスタ、第３トラン
    ジスタおよび第４トランジスタを形成し、 第２層（Ｓ２）と第３層（Ｓ３）からチャネル領域を生
    じさせ、第３トランジスタと第４トランジスタのチャネ
    ル領域について、基板（１）の表面（Ｏ）に対し垂直に
    延びるｙ軸（ｙ）に関する高さを互いに一致させ、第１
    トランジスタと第２トランジスタのチャネル領域につい
    て、前記ｙ軸（ｙ）に関する高さを互いに一致させ、第
    １トランジスタにおけるチャネル領域の高さと第３トラ
    ンジスタにおけるチャネル領域の高さは異ならせる、 請求項１４記載の方法。
16. 【請求項１６】 第１トランジスタの第１ソース／ドレ
    イン領域と、第２トランジスタの第１ソース／ドレイン
    領域（２Ｓ／Ｄ１）を、ストライプ状の第１ドーピング
    領域（Ｇｅ１）の一部分として生成し、 第３トランジスタの第２ソース／ドレイン領域と、第４
    トランジスタの第２ソース／ドレイン領域（４Ｓ／Ｄ
    ２）を、ストライプ状の第２ドーピング領域（Ｇｅ２）
    の一部分として生成し、 第５トランジスタの第２ソース／ドレイン領域、第６ト
    ランジスタの第２ソース／ドレイン領域、第１ビットラ
    イン（Ｂ１）、第２ビットライン（Ｂ２）および第１ド
    ーピング領域（Ｇｅ１）を、第２層（Ｓ２）または第１
    層（Ｓ１）に形成し、 第２ドーピング領域（Ｇｅ２）を第１層（Ｓ１）または
    第２層（Ｓ２）に形成し、該第２ドーピング領域（Ｇｅ
    ２）は、第１ドーピング領域（Ｇｅ１）の形成される層
    には形成しない、 請求項１５記載の方法。
17. 【請求項１７】 一連の層を形成した後、第１補助層
    （Ｈ１）を析出し、 該第１補助層（Ｈ１）に、ｚ軸（ｚ）に対し平行に延在
    する溝を形成し、 材料の析出ならびにエッチバックにより、前記溝の側面
    にスペーサ（Ｓｐ）を生じさせ、 ワードライン（Ｗ）に対し平行に延在するストライプ状
    の領域を覆うマスクを用いてエッチングを行い、これに
    よって前記スペーサ（Ｓｐ）から第１マスク（Ｍ１）を
    生じさせ、 該第１マスク（Ｍ１）を用いて前記一連の層をエッチン
    グすることにより、少なくとも半導体構造体（Ｓｔ１，
    Ｓｔ２，Ｓｔ３，Ｓｔ４）を生じさせ、該半導体構造体
    のところに少なくとも第１トランジスタと第２トランジ
    スタまたは第３トランジスタと第４トランジスタを形成
    する、 請求項１５または１６記載の方法。
18. 【請求項１８】 第１トランジスタ、第２トランジス
    タ、第３トランジスタ、第４トランジスタ、第５トラン
    ジスタおよび第６トランジスタのために、それぞれ少な
    くとも１つの半導体構造体（Ｓｔ１，Ｓｔ２，Ｓｔ３，
    Ｓｔ４，Ｓｔ５，Ｓｔ６）を形成し、 ゲート誘電体（Ｇｄ）の形成後、導電性材料を析出し、
    各トランジスタの間の領域を覆う第６マスクを用いてエ
    ッチングを行い、これにより、 ａ）各々の半導体構造体（Ｓｔ１，Ｓｔ２，Ｓｔ３，Ｓ
    ｔ４，Ｓｔ５，Ｓｔ６）を取り囲むゲート電極（Ｇａ
    １，Ｇａ２，Ｇａ３，Ｇａ４，Ｇａ５，Ｇａ６）と、 ｂ）第１導電性構造体（Ｌ１）を生じさせ、 ｃ）第１トランジスタと第２トランジスタの間に、第２
    トランジスタのゲート電極（Ｇａ２）とオーバラップす
    る第２導電性構造体（Ｌ２）を生じさせ、 ｄ）第２トランジスタと第４トランジスタの間に、第２
    トランジスタのゲート電極（Ｇａ２）および第４トラン
    ジスタのゲート電極（Ｇａ４）とオーバラップする第３
    構造体（Ｌ３）を生じさせ、 ｅ）第３トランジスタと第４トランジスタの間に、第３
    トランジスタのゲート電極（Ｇａ３）とオーバラップす
    る第４導電性構造体（Ｌ４）を生じさせ、 ｆ）第１トランジスタと第３トランジスタの間に、第１
    トランジスタのゲート電極（Ｇａ１）および第３トラン
    ジスタのゲート電極（Ｇａ３）とオーバラップする第５
    導電性構造体（Ｌ５）を生じさせる、 請求項１４〜１７のいずれか１項記載の方法。