TW424326B - SRAM-cells arrangement and its production method - Google Patents
SRAM-cells arrangement and its production method Download PDFInfo
- Publication number
- TW424326B TW424326B TW087118347A TW87118347A TW424326B TW 424326 B TW424326 B TW 424326B TW 087118347 A TW087118347 A TW 087118347A TW 87118347 A TW87118347 A TW 87118347A TW 424326 B TW424326 B TW 424326B
- Authority
- TW
- Taiwan
- Prior art keywords
- transistor
- layer
- source
- region
- generated
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
A7 424326 B7 五、發明説明(/ ) (請先閲讀背面之注意事項再填ί本頁) 本發明偽關於一種SRAM單胞配置,其中記億體單胞包 括至少6傾電晶體,本發明亦涉及此種單胞配置之製造 方法。 SRAH單胞配置是一種對所儲存之資訊可自由存取之記 億體單胞配置。和DRAM單胞配置(其中須依據有規律之 畤間間距來更新資訊)比較畤,資訊在SRAM中是以靜態 方式儲存。 在SRAH單胞配置中,使用所謂6T-記億體單胞(卽,具有6 傾電晶體之記億體單胞)的情況逐漸增加。一個ST-記憶 體單胞含有4餡連接成正反器之HOS電晶體及二摘選擇 電晶體。正反器(Flip-Flop)是處於二锢穩定狀態中之 一。 正反器之狀態是遘輯值0或1。經由字線來控制 各値選擇電晶體,則不但可藉由二條位元線來決定狀態 及因此可讀出資訊,而旦亦可改變狀態及因此可儲存新 的資訊。 由於記億體密度由一糎時代至S —時代會逐漸增加, 因此上述之6T -記億體單胞所需之面積由一値時代至另 一時代而減小。 在文件 Seaiconductor International<1996年 11 月) 經濟部中央標準局員工消費合作社印製 第19和20頁中已描述一種6T -記億體單胞,其能以55F 之面積製成,其F是以當時技術所能製成之最小结構大 小。其係使用接觸區以及局部性連接區(其僳位於單胞 之部)而以自動校準(即,不使用可校準之遮罩)之方式 來製成。 本發明之目的是提供一種SR A Η單胞配置,其含有6T-記憶單胞且能以較先前技藝還高之封裝密度製成β此外 -3 - 本紙張尺度適用中國國家標準(CNS ) Α4規格{ 210'X:297公釐) 424326 Λ7 經濟部中央標準局貝工消費合作社印製 B7五、發明説明(> ) ,本發明亦提供此種SRAH單胞配置之製造方法。 上述目的是由申誧專利範圖第1項之SRAM單胞配置K 及第9項之製造方法而達成。本發明之其它形式則敘述 在申請專利範圍其餘各項中。 在本發明之電路配置中,記憶腾單胞含有至少一第一 電晶體,一第二電晶體,一第三電晶體,一第四電晶體 ,一第五電晶賸Μ及一第六電晶體。第一電晶體,第二 電晶體,第三電晶體Κ及第四電晶糖形成一個正反器電 器,其是藉由第五電晶體和第六電晶體來控制且連接在 第一電壓端和第二電壓嬙之間。第三電晶體和第四電晶 體對第一罨晶體和第二電晶體而言是互補的。第五電晶 體和第六電晶體是由字媒所控制。第五電晶體之第二源 極/汲極區是與第一位元線相連旦第六電晶體之第二源 槿/汲極區是與第二位元線相連。第一位元線和第二位 元線垂直於字媒而延伸。第一電晶體.第二電晶體,第 三電晶體和第四窜晶體是配置在四角形之角隅處,使第 一電晶體所在之角隅和第四電晶體所在之是位在對角線 之二端。第三電晶體配置在第一電晶體和第五電晶體之 間。第二電晶體配置在第四電晶體和第六電晶體之間。 此種配置方式所具有之優點是:字線,第一位元線, 第二位元線,至第一電壓端之連接區以及至第二電壓端 之連接區可構成一種基本上是直條形之结構。由於此種 條形结構可相鄰地配置著,因此能以較高之封裝密度製 成此種SRAH單睢配置。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準(CMS > Α4規格(2丨ΟΧ 297公釐) 經濟部中央橾準局貝工消费合作社印裝 424326 ' Λ7 B7 五、發明説明(々) 此外,第一位元線和第二位元線相鄰地配置著,使它 們可構成基體之一部份。若位元線配置於基體上方•則 當此二條位元線相鄰地配置時可由唯一之金羼面所產生 .這表示一種程序上之簡化。 第一電晶體,第三電晶體和第五電晶體之間的連接線 平行於字線而延伸。第六電晶鼉,第二電晶體和第四電 晶體之間的連接線平行於字線而延伸。第一電晶體和第 二電晶體之間的連接媒平行於z-袖而延伸,而z-袖是和 字燦相交的。第三電晶體和第四電晶體之間的連接線平 行於Z-軸而延伸。第五電晶體和第六電晶®之間的連接 媒是和z-_相交且垂直於字線之方向而延伸。 本發明之範圍包括:除了記憶體單胞之上述&涸電晶 體之外,須將其它姐件,例如,電容器,霣姐,二極體 或其它電晶體積體化於記憶暖單胞中Μ改良SRAM單胞配 置之各種特性。 第一電晶體,第三電晶體和第五電晶體可相鄰地配置 在字線方向中。第二電晶體,第四電晶體和第六電晶體 同樣可相鄹地配置在字線方向中。第一電晶體所在之角 隈和第二電晶體所在之角隈之間的連接線可平行於Z -轴 而延伸。第三電晶體所在之角隅和第四電晶體所在之角 隅之間的連接線可平行於Z -釉而延伸。在此種配置中, 當第一位元媒,第二位元線,至第一罨壓端之埋接區Μ 及至第二電壓端之埋接區是條形且基本上平行於Ζ-袖而 延伸時,則對封裝密度之提高是有利的。至第一電壓端 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填V.本頁) 訂 42432 6 Λ7 B7五、發明説明(4 ) 所 晶 體電 晶三 電第 二和 第可 及匾 以接 隈連 角之 之端 在E 所電 體二 晶第 電至 1 0 第* Q S 系 耋 可相 區隅 接角 連之 之在 上 本 。 基 叠個 重四 相成 隈形 角邊 之各 在其 所, 體形 晶角 電直 四是 第 K 及可 K 形 隅角 角四 之之 在述 所上 體 而 線 字 著 沿 們 它 /V 胞 單 體 憶 記二 第 和 胞 蕈 。 體 角憶 之記 角一 直第 是 動 移 Μ 相 互 能 %/ 鄺 相 或 式 方 稱 對 之 封而 其式 高方 提之 可耗 躭損 樣積 瑄面 。 無各 成以之 構可胞 而胞單 式單體 方體憶 稱憶記 對記一 轉為第 旋因在 二 第 和 - 之 0 晶 電 是。之 這著胞 SF , 荈 0 度排體 密相憶 裝互記 第體 〇 晶 伸電 延六 而第 軸或 Ζ-五 於第 行是 平 Κ 是可 捩體 接晶 埋電 的述 間上 之之 1 中 之胞 中單 體體 晶 憶 電記 各一 。 第 體之 晶胞 電單 述fli 上 憶 之記 中二 胞第 簞是 體體 憶晶 記電 二述 第上 於之 用胞 逋單 亦體 況憶 情記 樣二 同第 0 當 第上 是之 好胞 最單 體體 晶憶 電記 述二 上第 之當 胞或 體體 憶 晶 記電 一 五 第第 IIJ之 時軍 體體 晶 憶 電記 六 一 (請先閲讀之注意事項再填r本頁) 訂 經濟部中央標隼局員工消費合作社印裝 記體 Μ 1 憶線 第記元 削一 ,第 時。 骽體 晶晶 s S 五六 第第 之是 胞好 單最 龌體 憶晶 記電锿二述元 第上位 是之一 體胞第 晶單之 電fig胞 述憶軍 位二 第 之 胞 單 體 憶 記二 第 為 作 度封 密高 裝提 封了 高為 提 不 區 觸 接 1 第 之中 線胞 字單 至體 : 憶 的記 利之 有鄰 是相 式而 方線 述字 下著 則沿 .涠 封二 密與 裝但 為 稱 亦 下 K (>體 極晶 極五 閘第 之與 體亦 晶 且 電而 六 , 第觸 掻 電 極 閘 之 閛 接 Ξ五 相 )*|第 極為 電稱 極亦 閘下 六 % 第t 本紙張尺度適用中國國家揉隼(CNS ) A4規格(210X297公釐)
Λ7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明( i ) 1 1 極 電 極 )相接觸£ >這樣就可使每- -個記億體單胞只箱二 1 1 I 個 至 字 線 之 半 個 接 m 區 〇 1 1 本 發 明 之 範 圍 亦 包 括 : 形 成 第 __. 位 元 線 • 第 二 位 元 媒 ,·~·、 請 1 I 先 * 上 述 之 至 第 一 電 壓 蟠 之 連 接 區 及 / 或 至 第 二 電 壓 端 之 閱 1 背 1 連 接 區 作 為 基 體 中 之 摻 雜 區 〇 另 一 方 式 是 : 上 述 之 這 面 之 I 些 位 元 線 及 連 接 匾 可 構 成 位 於 基 體 上 方 及 / 或 鄰 接 於 基 注 意 1 I 事 1 髖 之 導 電 性 結 構 〇 項 再 1 I 為 了 提 高 封 裝 密 度 » 則 下 述 方 式 是 有 利 的 第 —^ 電 晶 J 本 體 * 第 二 電 晶 體 • 第 三 電 晶 體 « 第 四 電 晶 體 » 第 五 電 晶 頁 —- 1 I 體 及 / 或 第 第 六 電 晶 體 是 垂 直式MOS罨晶體時< 5 1 I 本 發 明 之 範 匾 包 括 * « 將 各 電 晶 體 配 置 在 至 少 一 個 半 導 1 1 膀 结 梅 之 邊 緣 上 〇 半 導 體 结 構 之 横 切 面 可 以 是 任 意 形 狀 1 訂 的 〇 半 導 體 结 構 特 別 是 可 Μ 是 瑁 形 的 » 逭 樣 是 間 時 有 特 1 別 高 之 封 裝 密 度 時 可 造 成 較 大 之 通 道 寬 度 0 為 了 使 製 程 1 1 簡 化 » 則 半 導 體 结 構 是 板 條 形 是 有 利 的 〇 1 I 各 電 晶 體 之 下 半 部 源 極 / 汲 極 區 可 配 置 在 半 m 體 结 構 1 1 内 部 〇 為 了 防 止 m 穿 現 象 或 防 止 由 源 極 / 汲 極 區 之 上 半 λ 1 部 和 下 半 部 所 形 成 之 電 容 f 則 下 述 方 式 是 有 利 的 = 源 掻 1 I / 汲 極 區 之 下 半 部 K 横 向 (1 at e r al)於半導糴结構之方 1 1 式 鄰 接 於 半 導 體 結 構 之 邊 緣 而 配 置 著 Ο 在 此 情 況 中 .電 1 I 晶體之上半部源極/汲極區及下半部源搔/汲極區可藉由 1 植 人 通 程 而 同 時 K 互 相 g 動 校 準 及 對 半 専 體 結 構 亦 白 動 1 1 校 準 之 方 式 (即, 不褥使用可校準之遮罩)來 產 生 • 這 樣 I 方 面 可 減 少 製 程 所 需 之 費 用 7- 且 另 方 面 亦 允 許 特 別 小 1 1 < i 1 i t 本紙張尺度適用中國國家標率(CNS ) A4規格(210XW7公釐) 424326 v, at B7 五、發明説明(& ) 之结構大小,這是因為不必考慮各種校準公差(1〇16「3-nee) ° 配置多個電晶體在半専體结構上亦是本發明之範園。 這樣可使電晶體之源極/汲極區之間的連接區在半導II 结構内部中延伸,瑄樣不可滅少製程所if之費用,亦 可使封裝密度提高。為了使源極/汲極區互相互相分離, 則可在半専體结構中產生一些凹口。 為了使Ρ-通道-窜晶傾和η-通道-電晶體有對稱之切換 特性,則下述方式是有利的:Ρ-通道-電晶體之通道寬 度大約是η-通道-電晶體之通道寬度的二倍。第三電晶 體和第四電晶體之通道寬度例如可Μ和第一電晶體及第 二電晶體之通道寬度一樣大。為了使製程簡化,則可產 生同樣大小之半導體结構,Ρ-通道-電晶體分別配置在 二傾半導體結構之邊緣上旦η-通道-罨晶體分別配置在 一個半導體结構之邊緣上。 為了使封裝密度提高,則第五和第六電晶體是η-通道 電晶體時是有利的。 經濟部中央標準局貝工消费合作社印装 (請先閲讀背面之注意事項再填寫本頁) 為了產生半導體结構,可先產生一棰層序列。此種層 序列包含至少一層由第一導電型所摻雜之第一層,一層 位於第一層上之由與第一導電型相反之第二等電型所摻 雜之第二層,一曆位於第二層上之由第一専電型所摻雜 之第三層以及一層位於第三層上之由第二導電型所摻雜 之第四層。在這些層之間配置輔肋曆是本發明之範圃。 對此種層序列進行多階段之遮罩式蝕刻而產生半専體结 本紙張尺度適用中國國家標準{ CNS ) Α4規格(210^97公釐) 4 2^32 6 ^ Λ7 B7 五、發明説明() 構。於是NMOS電晶體及PMOS電晶體都可由層序列產生, 互補之電晶體配置在不同之高度處。第二層和第三層之 存在於半導體結構中之此一部份例如適合用作通道區。 本發明之範圍包括:產生其它之摻雜層Μ作為層序列之 一部份且使並非互補之電晶體配置在不同之高度處。互 補之電晶體之通道區亦可形成在層序列之非相鄰的各層 中 0 第一層可Μ是η-接雜的或Ρ-摻雑的層。 上述之層序列例如可藉由磊晶生長及/或植入遇程而 產生。若不使用一種均勻之摻雜區,則亦可使用一種具 有接雜區之暦。這是一種預(pre->结構,其可在層序列 之结構化期間Μ及導電性结構(例如,位元掠)產生時使 製程所箱之費用滅低。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再埸w本頁) 當通道罨流可在整偁通道區形成時,則可抑制由於寄 生性雙極性罨晶體所產生之漏電流。因此,當半導體结 構之垂直於通道電流而延伸之横切面特別小時是有利的 。於是此種半導體结構可藉肋於一種遮罩(其大小較所 使用之技術所可製成之最小结構大小F堪小)來產生。此 種遮軍例如可藉由一已結構化之層之欠(under)蝕刻而 產生。另一方式是,此種遮罩例如可Μ是一種間隔層( spacer)之形式。此種間隔曆形式之遮軍例如產生在一 已结構化之輔肋層之邊緣上,其中須沈積一種材料且對 此種材科進行回蝕刻。瑄樣所產生之間隔層然後仍然需 被結樽化。 -9- 本紙張尺度適用中國國家標準(CNS ) A4規格< 210 X 297公釐) 424326 1 Λ7 B7 五、發明説明(^ ) 每一個電晶體都形成在至少一俚半導鼉结構上亦是本 發明之範圍。為了產生此種半導體結構,則例如須在層 序列上沈積一磨第一輔助層。在第一輔肋層中產生一些 平行於Z-袖而延伸之溝渠。賴由材料之沈積Μ及回(back) 鈾刻而在溝渠之邊緣上產生間隔層。此種間隔層藉助於 一種遮罩(其覆蓋一些垂直於溝渠而延伸之條形區域)而 被結構化,瑄樣躭可由間隔層而產生第一遮罩。藉助於 第一遮罩而對上逑之層序列進行触刻而至第二層之一部 份裸露為止。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填"'本頁) 於是產生各電晶體(其具有由第一導電型所接雜之通 道區)用之半専體结構Μ及一些暫時性之半導賵结構。 由這些暫時性之半導體結溝而產生此種具有由第二導電 型所摻雜之通道匾之電晶體所用之半導體结構,其中須 藉肋於第二遮罩(其至少覆蓋此種電晶體(其具有由第一 導電型所摻雜之通道區)所用之半導體结梅Μ及周園之 匾域)而對上述之層序列進行蝕刻直至第一層之一部份 裸露為止◊當第二遮罩是條形的且其條片平行於Ζ-軸而 延伸時是有利的。這樣可由第一層和第二層之一部份產 生一些導電性结構,例如,位元線。 為了使相鄰之電晶體互枏隔離,則下述方式是有利的 :睹肋於一種遮罩(其至少覆蓋此種電晶體(其具有由第 一導電型所接雜之通道區)所用之半導髏结構Κ及周圍 之區域)而對上述之層序列進行蝕刻直至第三匾和基趙 之一部份裸露為止。其它優點是:在此種電晶體(其具 -10- 本紙張尺度適用中圉國家標準(CNS ) Α4規格(2丨0 X 297公釐) 經濟部中夾搮準局員工消费合作社印袋 4 2432 6_b7__ 五、發明説明(9 ) 有由第二導電型所摻雜之通道匾)之半導體结構中第四 暦之不必要的部份可被去除。 藉助於條形之第四遮罩(其條Η平行於Ζ-tt而延伸且 覆蓋此種電晶體(其具有由第一等電型所摻雑之通道區) Κ及此種電晶體之周圍匾域)來進行一種植入過程。這 樣可自動調整(即,不需另外使用一些可調整之遮罩)此 種電晶體(其具有由第二導電型所摻雑之通道區)之源槿 /汲極區的接雑物質灃度,半専體结構之上面部份及横 商(lateral)郾接於半導體结構之此部份的摻雑物質湄 度可提髙。於是亦可產生一些在第一層中延伸之條形摻 雜形區。藉肋於一種對第四遮軍是互補之第五遮罩,經 由植入遇程而使此種電晶體(其具有由第一導電型所摻 雜之通道區)之源極/汲極區之接雜物質濃度提高。於是 在第一層中產生條彤之摻雜區。此種條形摻雜區之第一 摻雜區(其包括第一電晶體之第一源極/汲極區Μ及第 二電晶體之第一源棰/汲極區)是與第一電壓端相連接。 第一摻雜區可在第一層中或第二層中形成。條形摻雜區 之第二接雜區(其包括第三電晶體之第二源極/汲極區 Κ及第四電晶體之第二源極/汲極區)是與第二電壓端相 埋接。條形揍雜區之其它區域(其包括第六電晶體之第 二源極/汲極區或第五電晶體之第二源極/汲極區)適合 作為第二位元線或第一位元線。 為了使此種由閘極電極和其下方之源極/汲極區所形 成之電容減小,則在源極/汲極區上產生一層間距層是 有利的。於是非等向性地塗佈一種絕緣材料且再Κ等向 -11- 本紙張尺度適用中國國家標準(CNS ) Α4規格(2Ι0Χ297公釐) (請先閱讀背面之注意事項再填乂本頁} '1Τ 424326 Λ7 B7 經濟部中央標準局貝工消費合作社印装 五 *發明説明 ( ) 1 1 性 方 式 去 除 » 使 得 在 此 種 半 導 體 结 構 之 邊 緣 上 此 種材料 1 1 完 全 被 去 除 且 在 水 平 之 各 面 上 產 生 一 層 間 距 層 〇 1 1 本 發 明 之 範 園 包 括 ; 在 產 生 閘 極 介 電 質 之 後 沈 積一種 請 1 先 1 導 電 性 材 料 且 藉 肋 於 第 遮 罩 來 對 此 種 材 料 進 行 蝕刻, 閱 讀 背 1 須 覆 蓋 電 晶 艚 之 間 的 各 區 域 i 使 產 生 : 閘 極 電 極 (其園 之 1 繞 半 導 體 结 構 ); 第- -導電性结構< 其 重 曼 於 此 棰 沿著相 注 意 I I 事 1 鄰 之 記 憶 體 簞 胞 之 字 線 而 配 置 之 第 -Λ-* 閘 極 電 極 和 第五闸 項 再 1 極 電 極 ); 介於第- -電晶臞和第二電晶體之藺的第二専電 η 1 本 性 结 構 (其重叠於第二電晶體之閘極電極) t 介 於 第二電 頁 1 1 晶 體 和 第 四 霄 晶 體 之 間 的 第 三 導 電 性 结 構 (其重叠於第 Ε t 1 二 m 極 電 極 和 第 四 電 晶 賭 之 m 橱 電 極 r 第 四 m 極 電極”)) 1 1 * 介 於 第 三 和 第 四 電 晶 體 之 間 的 第 四 導 電 性 結 構 (其重疊 1 訂 1 於 第 三 電 晶 體 之 閛 極 電 極 (" 第 二 閘 極 罨 極 ") ); 介於第一 電 晶 體 和 第 三 電 晶 體 之 間 的 第 五 導 電 性 结 構 (其重叠於第 1 1 一 閛 極 電 極 和 第 三 閘 極 電 極 )< 1 I 為 了 可 對 導 電 壓 電 進 行 調 整 * 則 可 藉 由 傾 斜 式 植入法 1 1 而 對 通 道 區 進 行 接 雜 〇 1 為 了 減 少 源 極 / 汲 極 1¾ 和 接 觸 區 之 間 或 専 電 性 结構之 1 I 間 的 電 m * 刖 藉 由 相 藺 之 源 掻 /汲極區上之矽化過程而 1 1 形 成 矽 化 物 層 是 有 利 的 〇 1 I 上 逑 之 層 序 列 可 含 有 一 層 矽 層 及 / 或 — 層 Si (1- .x)Gex- 1 ] 曆 〇 1 1 基 體 可 Μ 是 一 棰 半 導 體 晶 圓 或 一 種 so I - 基 體 (即,一種 t | 基 糖 * 其在s i 0 2 ' 層 上 含 有 一 曆 薄 的 單 晶 矽 層 )° 1 I 12 1 1 1 1 本紙張尺度逋用中國國家標準(CNS ) A4規格(2I0X297公釐) 經濟部中央標準局貝工消費合作社印裝 A24326 '_B7___ 五、發明説明(<() 本發明之顬示在匾式中之實施例將詳述於後。圖式篛 里說明如下: 第1圖在κ磊晶方式生長第一層,第二曆,第三層和 第四層且第一輔助層沈横Μ及结構化及產生間隔層等等 之後基體之横切面圖。 第2匾在產生第一遮罩,第二遮罩及半専體结構之後 第1圓之横切面圖。 第3圖在去除第一遮罩及第二遮罩,產生第一輔助结 構以及去除第一層系*第四層之後第2画之横切面圖。 第4 _在去除一部份第一輔肋结構,產生第三電晶體 (未顬示)和第四電晶體之源極/汲極區Μ及產生第二接 雜區之後第3圖之横切面_。 第5鼷在產生第二輔肋结構,第一電晶體(未顯示)之 第二電晶體之第五罨晶體(未顯示)之-和第六電晶 體之源極/汲極區,第一摻雑區,第一位元線和第二位元 線之後第4匾之横切面圖。 第6圈在產生一種間拒層和閘極介電質之後第5圖之 横切面圖。 第7圖在產生閘楂電極,専電性結構和第一隔離结構 之後第6圖之横切面圜。 第8圖在產生第二隔雛结構之後第7圖之横切面圄。 第9圖在產生導電性結構,第三隔離结構,矽化物層 ,接觸區(未顯示)以及字線(未顯示)之後第8圖之横切 面圖。 -13- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填/本頁)
、1T 經濟部中央標準局貝工消费合作社印製 424326 f377五、發明説明(^) 第ίο匾在產生一曆輔肋層,溝渠和間隔暦之後基體之 俯視圖。 第11圖顯示第10圖之俯視圈,其中顯示半専體结構, 閘極罨極,與閛極電搔相重叠之専霣性结構以及字線。 第12圓顯示第11圖之俯視圖,其中顏示半導體结構 和導電性结構。 第13圖顯示第12圔之俯視圖,其中顯示此棰記憶體單 胞之配置。 瑄些圖式未依比例繪出。 原始材料是一種由矽所構成之η-摻雜之基體1,其摻雜 物質漉度大約是1〇17 ciT3。在基fill上產生一種層序列 、,其中藉由磊晶而K原處(U situ)摻雜之方式生長一 層大約lOOnn厚之P -摻雑之第一層S1, —層大約100η·厚 之η-摻雜之第二層S2, —層大約ΙΟΟπβ厚之P-摻雑之第 三層S3M及一層大約ΙΟΟηιι厚之η -接雜之第四層S4。第 一層S1,第二層S2,第兰層S3和第四層S4之摻雑物質濃度 大約是1018〇广3。在此種層序列上沈積一層大約200ηΐϊ 厚之輔肋層Η(其係由SiO 2構成)。此輔助層Η藉由微影術 (photolithography)而被结構化,其中會產生互相平行 而延伸之第一溝渠G1和第二溝渠G2。第一溝渠G1和第二 溝渠G2平行於Z -軸而延伸(第1圔和第10圔)。第一溝渠 G1大約700nm寬而第二溝渠G2大約是300nffl寬。相鄰溝渠 之中央媒之間的距離大約是900na。 為了產生間隔層Sp,須沈積氮化矽且對其進行回蝕刻 -14- {請先閲讀背面之注意事項再填^-,本頁〕 -a 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐)
42432S A7 B7 五、發明説明(θ ) (請先W讀背面之注意事項再本頁) 。第一遮罩Ml是由間隔層Sp所産生,其中氤化矽被蝕刻 成平行於X-軸X而延伸之條片,而X-軸X是垂直於Z-軸Z 而延伸。這些條Η大約是900η B寬且相鄰條Η之中央線之 間的距離大約是12fl0n*(第2圖和第10圖)。 經濟部中央標準局員工消費合作社印製 藉肋於第一遮罩Ml而對矽進行蝕刻。於是第四層S4和 第三層S3被分割且第二層S2裸露出來(第2圖這樣就 産生了第一電晶體,第二電晶體,第五電晶體和第六電 晶體之半導體結構Stl,St2,St5,St6以及第三電晶體和 第四電晶體之暫時性半導體結構。為了産生條形之第二 遮罩H2(其條形大約是300η *寬,平行於Z-軸Z而延伸且覆 蓋第一電晶體,第二電晶體,第五電晶體和第六電晶體 以及亦覆蓋這些電晶體之周圍區域),則須沈積Si02且藉 由微影術而對Si02進行結構化(第2圖)。藉助於第二遮 罩K2和第一遮罩Ml而對矽進行蝕刻直至第一層Si之一部 份裸露為止(第2圖)β這樣可由第三電晶體和第四電晶 體之暂時性半導體結構産生第三電晶體和第四電晶體之 半導體結構St3,St4e第二遮罩M2可保護記億體單胞之第 一電晶體和第二電晶體之間的第二層S 2之一部份以及可 保護此種沿箸X -軸X而相鄰之記憶體單胞之第六電晶體 和第五電晶體之間的第二層S2之一部份。 然後例如以NH4 F/HF且隨後以H3 P04在150°C時去除第 一遮罩H1和第二遮罩Μ2β接箸産生第一辅肋結構HS1,其 中須沈積一層厚度大約是lOOnm之Si02且以條形之第三 遮罩(未顯示在圖中,其條形較第二遮罩M2稍寬)而對 Si〇2進行蝕刻直至第四層S4裸露在第三電晶體和第四電 -1 5 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ 297公釐) 424326 Λ7 B7 五、發明説明(14 ) (請先閱讀背面之注意事項再填W本頁) 髓之半等體结構St3,St4中為止(第3圄)。例如KC12/ CHF3選擇性地對5丨〇2而對矽進行蝕刻,使第四層S4和第 一層S1之一部份被去除直至第三層S3和基體1之一部份 裸露為止。這樣可使沿著X -袖)ί而相鄰之電晶體互相隔 離。 在使用一種類似於第三遮罩之條形的第四遮軍(未顥 示)之情況下,例如kchf3/cf4s擇性地對矽之方式而 對Si 02進行蝕刻直至第一輔助结構HS1(其鄰接於第三電 晶體和第四電晶體之半導體结構St2,St4之邊緣)之一部 份被去除為止(第4圖)。 經濟部中央標隼局員工消費合作社印製 在使用第一輔肋结構HS1作為遮罩之情況下,藉由第 三電晶腰之半専體结構St3之第三層S3之一部份中之植 人過程而形成第三電晶體之第一源極/汲極區,在第四 電晶體之半導體结構St4中藉由第三層S3之一部份中之 植入過程而形成第四電晶體之第一源極/汲極區4 S/D1 ,藉由第一層S1之一部份中之植入過程而彤成第二摻雑 區Ge2M作為第二摻雜區Ge2之一部份,在與第三電晶體 之半導體结構St3之邊緣鄰接處形成第三霄晶體之源極/ 汲極區,在與第四電晶體之半導體結構St4之邊緣鄰接 處形成第四電晶體之第二源極/汲極匾4S/D2M作為第二 摻雜區Ge2之一部份(第4圖)。這些源極/汲極區亦Μ互 相自動校準之方式而產生,即,不須使用其它可校準之 遮罩。然後例如mhh4f/hf選擇性地對矽而對Si〇2進行 蝕刻以去除第一輔助結構HS1。 "16* 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 424326 at B7 五、發明説明(< ) 為了產生第二_助结構HS2,須沈積一層厚度大約是100 η·之Si 〇2且藉助於一種與第四遮罩互補之第五遮罩來對 Si 02進行结構化。第二輔肋结構HS 2是條形的且覆蓋第 三電晶鵂和第四電晶體之半導體结構St3,St4M及覆蓋 此二個電晶體之周圍區域。在使用第二輔助结構H S2作 為遮罩之情況下,藉由第四層S4之一部份(其位於第一 電晶體之半導腹结構Stl中)中之植入過程而產生第一電 晶賵之η-摻雜的第二源極/汲掻區;藉由第四層S4之一 部份(其位於第二電晶體之半導體结構St2中)中之植人 過程而產生第二電晶體之第二源極/汲極區2S/D2;賴由 第四層S4之一部份(其位於第五罨晶體之半導體结構St 5 中)中之植入遇程而產生第五電晶體之第一源極/汲極區 :藉由第四層S4之一部份(其位於第六電晶體之半導骽 结構St6中)之植人過程而產生第六電晶體之第一源極/ 經濟部中央標隼局貝工消費合作社印聚 (請先閱讀背面之注意事項再^^本頁) 汲様區;藉由第二層S2之條彤部份(其與第二罨晶體之 半導體结構St2K及第一電晶骽之半導髓結構Stl相重叠) 之植人過程而產生第一接雜區Gel;賴由第二層S2之條形 部份(其與沿著X -袖X而相鄰之記憶逋單胞之第五電晶體 和第六電晶體之半専賭结構St5,St6相重叠)之植人過程 而產生第一位元線B1和第二位元線(第5和第11圖)。 第一位元線B1對沿著X-軸X而相鄰之第一記憶體單胞 而言是作為第二位元線用。於是相鄰之第一記憶體單胞 之第六罨晶體之第二源極/汲極區6S/D2’是第一位元線B1 之一部份。第二位元線B2對沿著X-袖)(而相鄰之第二記憶 體單胞而言是作為第一位元腺用。於是栢鄰之第二記憶 -17- 本紙浪尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 424326 五、發明説明(4 ) (請先閲讀背面之注意事項再填W本頁) 體單胞之第五電晶體之第二源檳/汲棰匾是第二位元線B2 之一部份。然後藉由HN4 F/HF來進行之蝕刻而將第二輔肋 結構HS2去除。 g由Si02之非等向性之塗佈以及以HfU P/HF來進行之 等向性去除過程而將半導體結構Stl,St2,St3,St4,St5, St6之直至Si02之邊緣去除,於是在水平之各面上産生 大約2Gnia厚之間距層A(第6圖 在淨化步驟之後藉由熱氣化作用而産生一種大約5ηιο 厚之閛極介電質Gd(第6圖 經濟部中央標準局員工消費合作社印製 為了産生閛極電極和導電性結構,須沈積一種原處 (in situ)摻雜之多晶矽且藉助於第六遮罩(未顯示)來 對此多晶矽進行蝕刻直至間隔層形式之閛極電極在通道 區之高度中圍繞各電晶體之半導體結構Stl,St2,St4,St4 ,St5,St6為止。第六遮罩在第五電晶體和第六電晶體之 間覆蓋一些沿著Z-軸Z而相鄰之記億體單胞之一部扮,因 此産生了第一導電性結構(例如,L1或L1'),其與這些電 晶體之第五閛樯電搔(例如,Ga5或Ga5‘)以及第六閘極 電搔(例如Ga6或Gae1)相重叠。第六遮罩覆蓋此種介於 第二電晶體和第一電晶體之間的匾域,因此産生了第二 導電性結構L 2,其與第二電晶體之第二閘極電掻Ga2相 重叠。第六遮罩覆蓋此種介於第二電晶體和第四電晶體 之間的區域,因此産生了第三導電性結構L3,其與第二 晶體之第二閘極電棰Ga2以及第四電晶體之第四閛極電極 Ga4相重叠。第六遮罩覆蓋此種介於第四電晶體和第三電晶 -1 8- 本紙張尺度適用中國國家樓隼(CNS ) Λ4規格(210 X 2?7公釐) 424326 ' Β7 五、發明説明(17 ) 之間的區域,因此產生了第四導電性结構L4,其與第三電 晶體之第三ffl極電SGa3相重叠。第六遮軍覆蓋此棰介於 第一電晶體和第三電晶體之間的區域,因此產生了第五 導電性结構L5,其與第一閘極電極Gal和第三閘極電極 Ga3相重叠(第11園 >。間距層A使電容量減小,電容是 由閘極電極和位於其下之源極/汲極匾所形成。 經濟部中央標隼局貝工消費合作社印製 (請先閲讀背面之注意事項再續X本頁) 為了產生第一隔離结構II,須沈積一層厚度大約是100 πβ之3丨〇2且對5丨〇2進行画蝕刻直至第三電晶體之第一源 極/汲極區,第四電晶體之第一源極/汲極區4D/S1,第 六電晶體之第一源搔/汲搔區,第五電晶體之第一源極/汲 極匾第一電晶體之第二源極/汲極區,第二電晶體之第 二源極/汲極匾2S/D2裸®出來為止(第7圖和第8圓)。 為了隔«第三導電性结構L3和第五導電性结構L5可能已 裸露之部份,須產生第二隔離结構12,其中須沈積一盾 厚度大約是1〇〇η»之氧化矽且藉助於第七遮罩(未顯示) 來對氮化砂進行蝕刻,其中第七遮罩並未覆蓋第一罨晶 體之第二源極/汲極區,第二電晶體之第二源極/汲槿 區之2S/D2,第三電晶體之第一源槿/汲極區,第四電晶 體之第一源極/汲極區4S/D1,第五電晶體之第一源極/汲 極區,第六電晶體之第一源極/汲極匾,第一専電性结 構L1之一部份,第二導電性结構L2之一部份Μ及第四導 電體结構L4之一部份。 然後進行一種選擇性之矽化過程,於是可在裸露之各 面上由矽產生矽化物層S。 -19- 本紙張尺度適用中國國家標率(CNS ) Α4規格(210X297公釐) 424326 Λ7 B7 五、發明説明(彳) (請先閲讀背面之注意事項再填贫本頁) 然後沈積一層厚度大約是30〇η·之鋁且對鋁進行结構 化.於是可產生L肜之第六導電性結構L6,L形之第七専 電性结構L7M及第一接觭區ΚΙ,ΚΙ’之下半部(其鄰接於 第一導電性结構L1,L1’)。第六専電性结L6使第六電晶體 之第一源極/汲極區,第二電晶體之第二源極/汲極區2S/ D2,第四電晶體之第一源極/汲極區4S/D1K及第四導電 性結構L4相連接。第七導電性结構L7使第二導電性结構 L2,第一電晶體之第二湄極/汲極區,第三電晶體之第 一源極/汲楢匾以及第五電晶體之第一源極/汲極區相連 接(第12匾)。 然後產生第三隔離结構13,其中須沈積一層厚度大約 是3〇〇nn之Si〇2。藉由以(:1^3/〇2來進行之蝕刻而產生一 偁接觸孔,其可到達第一接觸區ΚΙ,ΚΙ’之下部。然後沈 積一層鋁且對鋁進行結構化,這樣可在接觸孔中產生第 一接觴區ΚΙ,ΚΙ'之上半部且與此上半部相鄰接處產生一 條平行於X -軸X而延伸之字線W(第11圖)。 經濟部中央標隼局貝工消費合作社印製 本實施例之SR Α«單胞配置之各罨晶體之各部份之間的 理接吠況總结如下:第一電晶體之第一源極/汲極區是 與第二電晶體之第一源極/汲極區Μ及第一電壓端相接 連。第一電晶體之第二源極/汲極區是與第三電晶體之 第一源槿/汲極區,第五電晶體之第一源S /汲極區,第 二閘極電極Μ及第四閘極電S相連接。第一閘極電極是 與第二電晶體之第二源棰/汲極區,第四電晶體之第一 源極/汲極匾,第三閛棰電極Μ及第六電晶體之第一源掻 "20" 本紙張尺度適用中國國家標準(CNS>A4規格(210Χ297公釐) 五、發明説明(β) Λ7 B7 第第 與。 是接 區連 極相 汲端 ,壓 電 二 第 及 Μ 區 極 汲 極 源二 第 之 體 晶 電 三 第極 。 源 接二 連第 相之 區體 極晶 汲電 / 四 第 與 是 區 搔 汲 接 連 相 線 字 和 極 電 極 極閛 源六 二第 第與 之是 體 電 晶極 電閘 五五 第 ο 接 逋 相 線 元 位 體 晶 電 六 第 體 極 晶 源電 二四 第第 之和 體 晶 電 三 第 ο 接 連 相 線 元 位二 第 與 是 區 極 汲 體 晶 電 五 第 體 晶 8二 第 0 晶 1 1Ε9Γ 1 第 對 範 之 明 發 本 在 樣 同 亦 們 它 0 , 的型 補變 互多 是很 言 有 而 Μ 體可 晶例 電施 六實 第本 和 依種 可各 小之 大議 之建 構所 結於 和用 罩適 遮亦 ,況 域情 區樣 ,同層。 各整 述調 上而 是求 別需 特之 > 0 8 中各 園據 可於 是直 而垂 ,必 的不 形緣 片邊 條之 是構 必结 不體 構導 结半 體。 導整 半調 ο 而 度求 濃需 之之 質別 物各 雜據 摻依 面是 表而 之 , 構直 结垂 體相 導互 半必 與不 可媒 是字 而和 ,堞 伸元 延位 而。 面度 表角 之意 構任 结涯 «§一 導成 半形 熱間 由期 藉積 可沈 層在 各可 之矽 成 晶 構多 所。 02生 s 產 由而 和法 罩方 遮積 。 沈 度由 角藉 意或 任用 成作 形化 可氧 使 可 亦 則 矽 晶 多 之 雜 摻 用 不。 若麗 。 金 雜或 摻 / 行及 進物 後化 之矽 積圈 沈金 或用 (請先聞讀背面之注意事項再填X本頁) -訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐} 424326 A7 經濟部中央標準局—工消費合作杜印製 B7五、發明説明() 參考符號説明 1..........基體 A..........間距層 B 1,B 2......位元線 61,62......溝渠 6al,Ga2,Ga3,Ga4,Ga5,6a6,..闕樓電極 Gel,Ge2....摻雜區 Gd.........閘棰介電質 Η..........輔肋層HS1 ,HS2 ....輔助結構 II,12, 13...隔離結構 K1.........接觸區 Ka2,Ka4,Ka6 '通道區 L 1 , L2 , L3 , L4 , L5 , L6 , L7......導電性結構 Ml,M2......遮罩 S 1 , S2 , S3 , S4...............層 2S/D1,2S/D2,4S/D1,4S/D2,6S/D1',6S/D2 ...源極/汲搔區 Sp.........間隔層 Stl,St2,St3,St4,St5,St6. ...半導體結構 i..........字線 χ , 2........ΙΑ {請先閲讀背面之注意事項再填"寫本頁) -22- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐)
Claims (1)
- mri V.. 6HI'} 8 8 8 8 ΛΒΓό利範圍I 1 ΐ· I 經濟部智慧財.4¾員工消費合作社印製 第8711 8347號「SRAM-單胞配置及其製造方法」專利案 (89年10月修正) 六、申請專利範圍: 1,—種SRAM-單胞配寘,其特徵爲:. -具有記憶體單胞,其包括至少一個第一電晶體,一 個第二電晶體,一個第三電晶體,一個第四電晶體,一 個第五電晶體及一個第六電晶體, -第一電晶體,第二電晶體,第三電晶體以及第四 電晶體形成一個正反器電路,其可藉由第五電晶體和 第六電晶體來控制且連接在第一電壓端和第二電壓端 '之間, -第三電晶體和第四電晶體是和第一電晶體及第二 電晶體互補的, -第五電晶體和第六電晶體是經由字線(W)來控制的, -第五電晶體之第二源極/汲極區是與第—位元線(B1) 相連接, -第六電晶體之第一源極/汲極區是與第二位元線(B2) 相連接, -第一位元線(B1)和第二位元線(B2)是垂直於字線 (W)而延伸, -第一電晶體,第二電晶體,第三電晶體和第四電 晶體配置在四角形之角隅,使第一電晶體所在之角隅 -1- 本紙張疋度適用中國國家樣準(CNS ) Α4規格(0X297公蝥) (請先閱讀背而之注意事項再填寫本頁) 裝. ,ιτ 4 2 4326 ^ A8 B8 C8 D8 六、申請專利範圍 和第四電晶體所在之角隅是位在對角線之相對位置處, --- -^ _-*1 i —0tijr I ,1 *衣-—n n ..——I ^^1 (請先閱讀背面之注意事項再瑱寫本頁) -第三電晶體配置在第一電晶體和第五電晶體之間, -第二電晶體配置在第四電晶體和第六電晶體之間。 么如申請專利範圍第I項之SRAM-單胞配匱,其中 -第一電晶體,第三電晶體和第五電晶體相鄰地配 置在字線方向中, -第二電晶體,第四電晶體和第六電晶體相鄰地配 置在字線方向中, -第一電晶體所在之角隅和第二電晶體所在之角隅 之間的連接線是平行於Z軸(Z)而延伸,Z-軸則垂直於 字線方向而延伸, -第三電晶體所在之角隅和第四電晶體所在之角隅 之間的連接線平行於Z-軸(Z)而延伸。 3. 如申請專利範圍第2項之SRAM-單胞配置,其中 -第一記億體單胞之各電晶體中之一和第二記憶體 單胞(其沿著字線(W)而與第一記憶體單胞相鄰)之各電 晶髄中之一之間的連接線平行於Z-軸(Z)而延伸, 經濟部智慧ST是局員工消費合作社印製 •第一記憶體單胞和第二記憶體單胞是以移動對稱 方式或互相成180°旋轉對稱方式而構成的。 4. 如申請專利範圍第3項之SRAM-單胞配置,其中 -字線(W)在第六電晶體和第五電晶體之間沿著相鄰 記憶體單胞之字線(W)而配置著, -第一記億體單胞之第六電晶體之閘極電極(Ga6)和 本紙張兄度適用中國國家標準(CNS ) A4規格(ϋΙΟχΖΉ公f ) 4 2 4321 B8 C8 D8 六、申請專利範圍 第二記憶體單胞之第五電晶體之閘極電極(Ga5")是經由 第一導電性結構(L1)而互相連接, (請先閱讀背而之注意事項再填寫本頁) -第一導電性結構(L1)經由第一接觸區(K1)而與字線 (W1)相連接。 5. 如申請專利範圍第1至第4項中任一項之SRAM-單胞 配置,其中 -P-通道-電晶體(Ka3,Ka4)之通道寬度大約是η-通道-電晶體(^1,1^2,^5,1^6)之通道寬度之二倍》 6. 如申請專利範圃第1至第4項中任一項之SRAM-單胞 配置,其中 -第一電晶體,第二電晶體,第三電晶體,第四電 晶體,第五電晶體及/或第六電晶體是垂直式MOS電 晶體。 7. 如申請專利範圍第5項之SRAM-單胞配置,其中 -第一電晶雔,第二電晶體,第三電晶體和第四電 晶體是垂直式MOS電晶體, 經.β部智慧財4.局員工消費合作社印製 -第三電晶體和第四電晶體之通道區相對於Y-軸 (Y)(其係垂直於基體(1)之表面(〇)而延伸)之高度是互相 一致的, -第一電晶體和第二電晶體之通道區相對於γ-軸(γ) 之高度是互相一致的, -第一電晶體之通道區之高度和第三電晶體之通道 區之高度是不同的。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210χπ7公f ) U L· 326 A8 B8 C8 D8 經濟部智慧財-局員工消费合作社印製 六、申請專利範圍 8. 如申請專利範圍第6項之SRAM-單胞配置,其中 -第一電晶體,第二電晶體,第三電晶體和第四電 晶體是垂直式MOS電晶體, -第三電晶體和第四電晶體之通道區相對於Y-軸 (γ)(其係垂直於基體U)之表面(〇)而延伸)之高度是互 相一致的, -第一電晶體和第二電晶體之通道區相對於Y-軸(Y) 之萵度是互相一致的, -第一電晶體之通道區之高度和第三電晶體之通道 區之高度是不同的。 9. 如申請專利範圍第2,3或4項之SRAM·單胞配置,其 中 -第五電晶體之第二源極/汲極區構成第一位元線 (Bi)之一部份, -第六電晶體之第二源極/汲極區構成第二位元線 (B2)之一部份, -第一位元線(B1)和第二位元線(B2)都是條形的且 配置在基體(1)中, •第一電晶體之第一源極/汲極區經由一配置在基體 (1)中之條形之第一摻雜區(Gel)而與第二電晶體之第 —源極/汲極區(2S/D1)以及第一電屋端相連, -第三電晶體之第二源極/汲極區經由一配置在基體 (1)中之條形之第二摻雜區(Ge2)而與第四電晶體之第 -4- 本紙張尺度適財SS諸準(CNS )八4規格(21(^:^7公||) il IT —:--r-1 HI ί I-*^r j -- 1 -I .^1 [_ *5T {請先閲讀背面之注意事項再填寫本頁) A8 BS C8 D8 424326 六、申請專利範圍 二源極/汲極區(4S/D2)以及第二電壓端相連, •第一摻雜區(Gel),第二慘雜區(Ge2),第一位元線 (B1)和第二位元線(B2)基本上是平行於Z-軸(Z)而延 伸。 Μ如申請專利範圍第7項之SRAM-單胞配置,其中 -第五電晶體之第二源極/汲極區構成第一位元線 (B1)之一部份, -第六電晶體之第二源極/汲極區構成第二位元線 (B2)之一部份, -第一位元線(B1)和第二位元線(B 2)都是條形的且 配置在基體(1)中, -第一電晶體之第一源極/汲極區經由一配置在基體 (1)中之條形之第一摻雜區(Gel)而與第二電晶體之第 一源極/汲極區(2 S/D1)以及第一電壓端相連, -第三電晶雔之第二源極/汲極區經由一配匱在基體 (1)中之條形之第二摻雜區(Ge2)而與第四電晶體之第 二源極/汲極區(4S/D2)以及第二電壓端相連, -第一摻雜區(Gel),第二摻雜區(Ge2),第一位元線 (B1)和第二位元線(B2)基本上是平行於Z-軸(Z)而延 伸· 11.如申請專利範圍第8項之SRAM-單胞配置,其中 -第五電晶體之第二源極/汲極區構成第一位元線 (B1)之一部份, 本纸張尺度適用中國國家榡準(CNS ) A4規格(210X2V7公笔丨 -- ΙΊ 1 fL--- -1 - . ___ {請先閲讀背面之注意事項再填寫本f ) 訂 經·濟部智慧財產局員工消費合作社印製 經濟部晳慧財產局員工消費合作社印製 424326 ^ C8 D8 ^、申請專利粑圍 -第六電晶體之第二源極/汲極區構成第二位元線 (B2)之一部份, -第一位元線(B1)和第二位元線(B2)都是條形的且 配置在基體(1)中, -第一電晶體之第一源極/汲極區經由一配置在基體 (1)中之條形之第一摻雜區(Gel)而與第二電晶體之第 一源極/汲極區(2S/D1)以及第一電壓端相連, -第三電晶體之第二源極/汲極區經由一配置在基體 (1)中之條形之第二摻雜區(Ge2)而與第四電晶體之第 二源極/汲極區(4S/D 2)以及第二電壓端相連, -第一摻雜區(Gel),第二摻雜區(Ge2),第一位元線 (B1)和第二位元線(B2)基本上是平行於Z-軸(Z)而延 伸。 1Z—種SRAM-單胞配置之製造方法,其特徵爲: -須產生記憶體單胞,其含有:第一電晶體,第二 電晶體,第三電晶體,第四電晶體,第五電晶體和第 六電晶體, -第一電晶體,第二電晶體,第三電晶體,第四電 晶體,第五電晶體和第六電晶體須互相連接,使第一 電晶體,第二電晶體,第三電晶體和第四電晶體形成 一個正反器(Flip-Flop)電路,其可經由第五電晶體和 第六電晶體來控制, -正反器電路是與第一電壓端和第二電壓端相連接, 本紙張尺度適用t國國家標準(CMS ) A4規格(210X 297公舞) --]--------裟------訂 (請先閱讀背面之注意事項再填寫本頁) 4243 2 θ β* C8 D8 七、申請專利範圍 -第三電晶體和第四電晶體之構造是和第一電晶體 及第二電晶體互補的, -須產生一條字線(w),其可控制第五電晶體和第六 電晶體, -第五電晶體之第二源極/汲極區是與第一位元線 (Β1)相連接,第一位元線(Β1)垂直於字線(W)而延伸, -第六電晶體之第二源極/汲極區是與第二位元線 (Β2)相連接,第二位元線(Β2)垂直於字線(W)而延伸, -第一電晶體,第二電晶體,第三電晶體和第四電 晶體產生於一個四角形之角隅上,使第一電晶體所在 之角隅和第四電晶體所在之角隅是配置在對角線之相 對位置上, -第三電晶體產生於第一電晶體和第五電晶體之間, -第二電晶體產生於第四電晶體和第六電晶體之 間* Π如申請專利範圍第12項之方法,其中 -須產生第一電晶體,第三電晶體和第五電晶體,使 它們相鄰地配置在字線方向中, 經濟部智慧財4局員工消費合作社印製 ------------策------1Τ (請先閱請背面之注意事項再填寫本頁) -須產生第二電晶體,第四電晶體和第六電晶體,使 它們相鄰地配置在字線方向中, -須產生第一電晶體和第二電晶體,使第一電晶體 所在之角隅和第二電晶體所在之角隅之間的連接線平 行於Ζ-軸(Ζ)而延伸,Ζ-軸(Ζ)則垂直於字線而延伸, 本紙張尺度適用中國國家標準(CNS ) Α4現格(210Χ2*ί7公纊) Α8 Β8 C8 D8 424326 ' 六、申請專利範圍 {請先閱讀背面之注意事項再填寫本頁) -須產生第三電晶體和第四電晶體,使第三電晶體 所在之角隅和第四電晶體所在之角隅之間的連接線平 行於Z-軸(Z)而延伸。 14. 如申請專利範圍第1 3項之方法,其中 -須產生記憶體單胞,使介於第一記憶體單胞之各 電晶體中之一和第二記憶體單胞(其沿著字線(W)而與 第一記憶體單胞相鄰)之各電晶體中之一之間的連接線 平行於Z-軸(Z)而延伸, -須產生第一記憶體單胞和第二記憶體單胞,使它 們以移動對稱方式構成或互相以180°之旋轉對稱方 式構成。 15. 如申請專利範圍第1 4項之方法,其中 -字線(W)在第六電晶體和第五電晶體之間是沿著 相鄰記憶體單胞之字線(W)而形成, •須產生第一導電性結構(L1),其使第一記憶體單 胞之第六電晶體之閘極電極(Ga6)和第二記憶體單胞之 第五電晶體之閘極電極(Ga5__)互相連接, 經濟部智慧財產局員工消費合作社印製 -須產生第一接觸區(K1),其使第一導電性結構(L1) 與字線(W)相連接》 瓜如申請專利範圍第1 2至第1 5項中任一項之方法,其 中 -須產生第一電晶體,第二電晶體,第三電晶體, 第四電晶體,第五電晶體和第六電晶體,使Ρ-通道-電 本紙张尺度適用中國國家標準(CNS ) Α4規格(2i〇x37公釐) 8 888 ABCD 424326 六、申請專利把圍 晶體(Ka3,Ka4)之 (Kal,Ka2,Ka5,Ka6 17.如申請專利範圍第 -第一電晶體, 寬度大約是 η-通道·電晶體 道寬度之二倍。 (請先閱讀背面之注f項再填寫本頁) 15項中任一項之方法,其中 電晶體,第三電晶體,第四電 晶體,第五電晶體及/或第六電晶體是以垂直式MOS 電晶體構成。 迟如申請專利範圍第16項之方法,其中 •第一電晶體,第二電晶體,第三電晶體和第四電 晶體是以垂直式MOS電晶體構成, -須產生一種層序列,其具有:至少一由第一導電 型所摻雜之第一層(S1),—層在第一層(S1)上之由第二 導電型(其和第一導電型相反)所摻雜之第二靥(S2),一 層在第二層(S 2)上之由第一導電型所摻雜之第三層(S3) 以及一層在第三層(S3)上之由第二導電型所摻雜之第 四層(S4), 經濟部智慧財員工消費合作社印製 -藉由上述層序列之多級(Stage)遮罩式蝕刻而產生 半導體結構(311,512,813,314),至少一第一電晶體,第 二電晶體,第三電晶體和第四電晶體是形成在半導體 結構上, -由第二層(S2)和第三層(S3)來產生通道區,使第 三電晶體和第四電晶體之通道區相對於Y-軸(Y)(其係 垂直於基體(1)之表面(0)而延伸)之高度是互相一致的, -第一電晶體和第二電晶體之通道區相對於Y-轴(Y) 本紙張足度適用中國國家標率(CNS U4規格(210Χ2<Π公釐) 六、申請專利範圍 之高度是互相一致的t且第一電聶體之通道區之高度 和第三電晶體之通道區之高度是不同的。 也如申請專利範圍第17項之方法,其中 -第一電晶體,第二電晶體,第三電晶體和第四電 晶體是以垂直式MOS電晶體構成, -須產生一種層序列,其具有:至少一由第一導電 型所摻雜之第一層(S1),一層在第一層(S1)上之由第二 導電型(其和第一導電型相反)所摻雜之第二層(S2), — 層在第二層(S2)上之由第一導電型所摻雜之第三層(S3) 以及一層在第三層(S3)上之由第二導電型所摻雜之第 四層(S4), •藉由上述層序列之多級(Stage)遮罩式蝕刻而產生 半導體結構(511,512,3〖3,514),至少一第一電晶體.,第 二電晶體,第三電晶體和第四電晶體是形成在半導體 結構上, -由第二層(S2)和第三層(S3)來產生通道區,使第 三電晶體和第四電晶體之通道區相對於Y-軸(Y)(其係 垂直於基體(1)之表面(0)而延伸)之高度是互相一致的, -第一電晶體和第二電晶體之通道區相對於Y-軸(Y) 之高度是互相一致的,且第一電晶體之通道區之高度 和第三電晶體之通道區之高度是不同的。 20·如申請專利範圍第18項之方法,其中 -須產生第一電晶體之第一源極/汲極區以及第二電 -10- 本紙張疋度適用中國國家榇準(CNS > Α4規格(2Ι0Χ2Ή公f ) (請先閱讀背而之注意事項再填寫本頁) 訂 經濟部智慧財.4局員工消費合作社印製 Λ8 424326 ! 1申請專利範圍 晶體之第一源極/汲極區(2S/D1)以作爲條形之第一摻 雜區(Gel)之一部份, •須產生第三電晶體之第二源極/汲極區以及第四電 晶體之第二源極/汲極區(4S/D 2)以作爲條形之第二摻 雜區(Ge2)之一部份, -須在第二層(S2)或第一層(S1)中形成第五電晶體 之第二源極/汲極區,第六電晶體之第二源極/汲極區, 第一位元線(B1),第二位元線(B2)以及第一摻雜區 (Gel), -須在第一層(S1)或第二層(S2)中產生第二摻雜區 (Ge2), -不可在產生第一摻雜區(Gel)之此種層中產生第二 摻雜區(Ge2)。 21.如申請專利範圍第1 9項之方法,其中 -須產生第一電晶體之第一源極/汲極區以及第二電 晶體之第一源極/汲極區(2 S/D1)以作爲條形之第一摻 雜區(Gel)之一部份, -須產生第三電晶體之第二源極/汲極區以及第四電 晶體之第二源極/汲極區(4S/D2)以作爲條形之第二摻 雜區(Ge2)之一部份, -須在第二層(S2)或第一層(S1)中形成第五電晶體 之第二源極/汲極區,第六電晶體之第二源極/汲極區, 第一位元線(B1),第二位元線(B2)以及第一摻雜區 -11 表紙張尺度適坩中國國家標準<(’邮>八4规格(21()乂37公蝥) 請先閲讀背而之注意事項再填寫本頁) 策- 訂 經濟部智慧財是局員工消費合作社印製 ..:2 6 f as B8 C8 ___D8 六、申請專利範圍 (Gel), -須在第一層(SI)或第二層(S2)中產生第二摻雜區 (Ge2), -不可在產生第一摻雜區(Gel)之此種層中產生第二 摻雜區(Ge2)。 2Z如申請專利範圍第18項之方法,其中 -在產生上述之層序列之後須沈積第一輔助層(H1), -在第一輔助層(H1)中產生一些平行於z-軸(Z)而 延伸之溝渠, -藉由一種材料之沈積和回(back)蝕刻而在溝渠之 邊緣上產生間隔層(Sp), -藉助於遮罩(其覆蓋條形之平行於字線(W)而延伸 之區域)來進行蝕刻,這樣可由間隔層(Sp)產生第一遮 罩(Ml), 藉助於第一遮罩且藉由上述層序列之蝕刻而至少產 生一些半導體結構(311,512,513,314),至少第一電晶體 和第二電晶體或第三電晶體和第四電晶體是形成在這 些半導體結構上的。 23.如申請專利範圍第1 9項之方法,其中 -在產生上述之層序列之後須沈積第一輔助層(H1), -在第一輔助層(H1)中產生一些平行於Z-軸(Z)而延 伸之溝渠, -藉由一種材料之沈積和回(back)蝕刻而在溝渠之邊 -12- 夂紙張尺度遙用中國國家梯準(CNS ) A4規格(2】0X297公嫠) I - IJ m In n I - - I (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部智慧財"局員工涓費合作社印製 A8 B8 C8 D8 六、申請專利範圍 緣上產生間隔層(Sp), -藉助於遮罩(其覆蓋條形之平行於字線(W)而延伸 之區域)來進行蝕刻,這樣可由間隔層(Sp)產生第一遮 罩(M1), 藉助於第一遮罩且藉由上述層序列之蝕刻而至少產生 —些半導體結構(311,312,5〖3,314),至少第一電晶體和 第二電晶體或第三電晶體和第四電晶體是形成在這些 半導體結-上的》 汉如申請專利範圍第18項之方法,其中 -對第一電晶體,第二電晶體,第三電晶體,第四 電晶體,第五電晶體和第六電晶體須產生至少一種半 導體結構(Stl,St2,St3,St4,St5,St6), -在產生閘極介電質(Gd)之後須沈積一種導電性材 料且藉助於第六遮罩(其覆蓋各電晶體之間的區域)來 進行蝕刻,使產生 a) 各電晶體之閘極電極(Gal,Ga2,Ga3,Ga4,Ga5,Ga6) 這些閘極電極圍繞相關之半導體結構 (Stl,St2,St3,St4,St5,St6), b) 第一導電性結構(LI), c) 介於第一電晶體和第二電晶體之間的第二導電性 結構(L2), 其與第二電晶體之閘極電極(Ga2)相重疊, d) 介於第二電晶體和第四電晶體之間的第三導電性 結構(L3),其與第二電晶體之閘極電極(Ga2)以及第四 -13- 本紙張尺度適用中國國家標準(〔、5)六4規格(210乂21^公釐) (請先閱讀背而之注意事項再填寫本頁) 訂 經濟部智1-財產苟8工消費合作社印製 4243 2 6 '· B8 C8 D8 六、申請專利範圍 電晶體之閘極電極(Ga4)相重疊, e) 介於第三電晶體和第四電晶體之間的第四導電性 結構(L4),其與第三電晶體之閘極電極(Ga3)相重叠, f) 介於第一電晶體和第三電晶體之間的第五導電性 結構(L5),其與第一電晶體之閘極電極(Gal)以及第三 電晶體之閘極電極(Ga3)相重疊。 迅如申請專利範圍第19項之方法,其中 -對第一電晶體,第二電晶體,第三電晶體,第四 電晶體,第五電晶體和第六電晶體須產生至少一種半 導體結構(Stl,St2,St3,St4,St5,St6), -在產生閘極介電質(Gd)之後須沈積一種導電性材 料且藉助於第六遮罩(其覆蓋各電晶體之間的區域)來 進行鈾刻,使產生 a) 各電晶體之鬧極電極(G a 1,G a 2, G a 3,G a 4,G a 5,G a 6) 這些閘極電極圍繞相關之半導體結構 (Stl,St2,St3,St4,St5,St6), b) 第一導電性結構(L1), c) 介於第一電晶體和第二電晶體之間的第二導電性 結構(L2), 其與第二電晶體之閘極電極(Ga2)相重疊, d) 介於第二電晶體和第四電晶體之間的第三導電性 結構(L3),其與第二電晶體之閘極電極(Ga2)以及第四 電晶體之閘極電極(Ga4)相重疊, e) 介於第三電晶體和第四電晶體之間的第四導電性 -14- 本紙乐又度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財4¾¾工消費合作杜印製 υο 8 8 8 ABCD 六、申請專利範圍 結構(L4),其與第三電晶體之閘極電極(Ga3)相重曼, f)介於第一電晶體和第三電晶體之間的第五導電性 結構(L5),其與第一電晶體之閘極電極(Gal)以及第三 電晶體之閘極電極(Ga3)相重S。 26如申請專利範圍第20項之方法,其中 -對第一電晶體,第二電晶體,第三電晶體,第四 電晶體,第五電晶體和第六電晶體須產生至少一種半 導體結構(Stl,St2,St3,St4,St5,St6), -在產生閘極介電質(Gd)之後須沈積一種導電性材 料且藉助於第六遮罩(其覆蓋各電晶體之間的區域)來進 行蝕刻,使產生 各電晶體之閘極電極(Gal,Ga2,Ga3,Ga4,Ga5,Ga6)這 些閘極電極圍繞相關之半導體結構 (Stl,St2,St3,St4,St5,St6), b) 第一導電性結構(Ll), c) 介於第一電晶體和第二電晶體之間的第二導電性 結構(L2), 其與第二電晶體之閘極電極(Ga2)相重叠, d) 介於第二電晶體和第四電晶體之間的第三導電性 結構(L3),其與第二電晶體之閘極電極(Ga2)以及第四 電晶體之閘極電極(Ga4)相重疊, e) 介於第三電晶體和第四電晶體之間的第四導電性 結構(L4),其與第三電晶體之閘極電極(Ga3)相重叠, f) 介於第一電晶體和第三電晶體之間的第五導電性結 -15- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) - Inf nn .1 n^i I (請先閲讀背面之注意事項再填寫本頁) 、1T 經·濟部智慧財4局員工消骨合作社印製 AS D8 六、申請專利範圍 構(L 5),其與第一電晶體之閘極電極(Gal)以及第三電 晶體之閘極電極(Ga3)相重疊。 (請先鬩讀背面之注意事項再填寫本頁) .I . -策- 11T 經濟部智慧时產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4规格U10X297公f )
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19752624 | 1997-11-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW424326B true TW424326B (en) | 2001-03-01 |
Family
ID=7850010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087118347A TW424326B (en) | 1997-11-27 | 1998-11-04 | SRAM-cells arrangement and its production method |
Country Status (7)
Country | Link |
---|---|
US (1) | US6038164A (zh) |
EP (1) | EP0920060B1 (zh) |
JP (1) | JP4212692B2 (zh) |
KR (1) | KR100427108B1 (zh) |
CN (1) | CN1126178C (zh) |
DE (1) | DE59814274D1 (zh) |
TW (1) | TW424326B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI471870B (zh) * | 2007-06-15 | 2015-02-01 | Advanced Risc Mach Ltd | 於至少一輸入線上偵測電壓變化之感測電路及方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6472767B1 (en) * | 1999-04-30 | 2002-10-29 | Infineon Technologies Ag | Static random access memory (SRAM) |
DE19943760C1 (de) * | 1999-09-13 | 2001-02-01 | Infineon Technologies Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
DE10211337B4 (de) * | 2002-03-14 | 2009-12-31 | Infineon Technologies Ag | Schaltkreis-Anordnung und Verfahren zum Betreiben einer Schaltkreis-Anordnung |
DE10211335A1 (de) * | 2002-03-14 | 2005-06-09 | Infineon Technologies Ag | SRAM-Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Speicherzellen-Anordnung |
US7138685B2 (en) * | 2002-12-11 | 2006-11-21 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
US7700999B2 (en) * | 2007-07-05 | 2010-04-20 | Infineon Technologies Ag | SRAM device |
KR102178732B1 (ko) | 2013-12-20 | 2020-11-13 | 삼성전자주식회사 | 반도체 소자 |
US10804148B2 (en) | 2017-08-25 | 2020-10-13 | International Business Machines Corporation | Buried contact to provide reduced VFET feature-to-feature tolerance requirements |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1258320A (en) * | 1985-04-01 | 1989-08-08 | Madhukar B. Vora | Small contactless ram cell |
US4794561A (en) * | 1987-07-02 | 1988-12-27 | Integrated Device Technology, Inc. | Static ram cell with trench pull-down transistors and buried-layer ground plate |
US5166902A (en) * | 1991-03-18 | 1992-11-24 | United Technologies Corporation | SRAM memory cell |
US5398200A (en) * | 1992-03-02 | 1995-03-14 | Motorola, Inc. | Vertically formed semiconductor random access memory device |
US5364810A (en) * | 1992-07-28 | 1994-11-15 | Motorola, Inc. | Methods of forming a vertical field-effect transistor and a semiconductor memory cell |
US5554870A (en) * | 1994-02-04 | 1996-09-10 | Motorola, Inc. | Integrated circuit having both vertical and horizontal devices and process for making the same |
US5394358A (en) * | 1994-03-28 | 1995-02-28 | Vlsi Technology, Inc. | SRAM memory cell with tri-level local interconnect |
US5670803A (en) * | 1995-02-08 | 1997-09-23 | International Business Machines Corporation | Three-dimensional SRAM trench structure and fabrication method therefor |
US5843816A (en) * | 1997-07-28 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated self-aligned butt contact process flow and structure for six transistor full complementary metal oxide semiconductor static random access memory cell |
-
1998
- 1998-11-04 TW TW087118347A patent/TW424326B/zh not_active IP Right Cessation
- 1998-11-19 EP EP98121589A patent/EP0920060B1/de not_active Expired - Lifetime
- 1998-11-19 DE DE59814274T patent/DE59814274D1/de not_active Expired - Lifetime
- 1998-11-25 US US09/200,071 patent/US6038164A/en not_active Expired - Lifetime
- 1998-11-27 JP JP33752598A patent/JP4212692B2/ja not_active Expired - Fee Related
- 1998-11-27 KR KR10-1998-0051141A patent/KR100427108B1/ko not_active IP Right Cessation
- 1998-11-27 CN CN98123397A patent/CN1126178C/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI471870B (zh) * | 2007-06-15 | 2015-02-01 | Advanced Risc Mach Ltd | 於至少一輸入線上偵測電壓變化之感測電路及方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1225511A (zh) | 1999-08-11 |
CN1126178C (zh) | 2003-10-29 |
KR19990045629A (ko) | 1999-06-25 |
DE59814274D1 (de) | 2008-10-02 |
KR100427108B1 (ko) | 2004-09-18 |
JP4212692B2 (ja) | 2009-01-21 |
JPH11233650A (ja) | 1999-08-27 |
US6038164A (en) | 2000-03-14 |
EP0920060A3 (de) | 1999-07-28 |
EP0920060B1 (de) | 2008-08-20 |
EP0920060A2 (de) | 1999-06-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW454341B (en) | A trench capacitor with isolation collar | |
KR100415973B1 (ko) | Dram셀장치및그제조방법 | |
TW432677B (en) | Trench-capacitor with isolation-collar and its production method | |
TW442922B (en) | Semiconductor device and method for manufacturing thereof | |
TW461083B (en) | Memory-cells arrangement and its production method | |
KR102591269B1 (ko) | 선택 게이트 트랜지스터를 갖는 강유전성 메모리 디바이스 및 그 형성 방법 | |
TW459386B (en) | Memory with trench-capacitor and selection-transistor and its production method | |
TWI407570B (zh) | 半導體結構及形成半導體結構及快閃記憶體單元之方法 | |
EP0145606B1 (en) | Semiconductor memory device | |
TW444384B (en) | Semiconductor device | |
JPH08330532A (ja) | Dramセル装置およびその製造方法 | |
TW424326B (en) | SRAM-cells arrangement and its production method | |
JP2007329489A (ja) | 集積回路装置およびその製造方法 | |
US10916287B2 (en) | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same | |
TW441095B (en) | DRAM-cells arrangement and its production method | |
TW408481B (en) | Memory-cells arrangement and its production method | |
US20200411553A1 (en) | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same | |
TW200532758A (en) | Twin EEPROM memory transistors with subsurface stepped floating gates | |
TW387148B (en) | Memory cell for dynamic random access memory (DRAM) | |
TW200828515A (en) | Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same | |
US6146904A (en) | Method of making a two transistor ferroelectric memory cell | |
US6960801B2 (en) | High density single transistor ferroelectric non-volatile memory | |
TW518750B (en) | DRAM-cells arrangement and its production method | |
KR100528352B1 (ko) | Dram-셀장치및그제조방법 | |
TW456028B (en) | Semiconductor device and process for manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |