CN1225511A - 静态随机存取存储器光电管结构及其制造方法 - Google Patents
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Abstract
一种静态随机存取存储器SRAM光电管结构,其中的每个存储单元至少包括六个晶体管,其中四个晶体管构成一个触发器,各布置在一个四边形的角上,这个触发器由两个晶体管控制,它们相邻地安置在这个四边形的对角线上,并且安置在这个四边形之外。沿着一个与存储单元相邻布置的字线可以这样安排,使相邻的存储单元的第一位线和第二位线重合。这些晶体管最好是垂直的,并且安置在由一个层纪生成的半导体结构(ST1,ST2,ST3,ST4,ST5,ST6)上,两个带有N掺杂的沟道区的晶体管最好各自形成在两个半导体结构(ST3,ST4)上。
Description
本发明涉及一种静态随机存取存储器(SRAM)光电管结构，其中一个存储单元至少包括六个晶体管，本发明还涉及这种光电管结构的制造方法。
SRAM光电管结构是一种可随机存取已存入信息的存储单元结构，它与动态随机存取存储器(DRAM)光电管结构不同，后者存入的信息必须在规定的时间间隔内被更新，也就是说，信息是静态存取的。
在SRAM光电管结构中，越来越多地使用所述的六个晶体管存储单元，即存储单元由六个晶体管构成。一个这种六个晶体管存储单元包括四个按触发器错接的MOS晶体管和两个选择晶体管(AUSWAHLTRANSISTOREN)，这种触发器具有两个稳定的工作状态，触发器工作状态用逻辑值0或1表示。通过所述选择晶体管可以经一根字线、两根位线控制触发器工作状态，从而或者处于读取信息的确定状态，或者处于存入新信息的改变状态。
由于从存储生成(GENERATION)到存储生成增加了存储密度，6晶体管存储单元的所需平面则从生成到生成必须减小。
《国际半导体》(1996年11月)第19和第20页介绍了一种6晶体管存储单元，它的平面可以制造到55F2，其中F是指在各制造工艺中可制造的最小结构尺寸。该文介绍的存储单元可以自调整，也就是说，制造时不采用调整校验掩模，而是采用在存储单元内部实现接触或局部连接。
本发明的目的是针对现代生产工艺的发展趋势和存在的问题，提供这样一种采用6晶体管存储单元的静态随机存取存储器(SRAM)光电管结构，它与现有技术相比较，其制造排列密度增大；另一目的是提供制造这种SRAM光电管结构的制造方法。
本发明的目的是根据权利要求1所述的SRAM光电管结构技术方案和权利要求9所述的制造方法实现的，本发明的其他附加技术方案体现在其他从属权利要求中。
在本发明的电路装置中，一个存储单元至少具有一个第一晶体管、一个第二晶体管、一个第三晶体管、一个第四晶体管、一个第五晶体管和一个第六晶体管。其中第一晶体管、第二晶体管、第三晶体管和第四晶体管构成一个触发器电路，它由第五晶体管和第六晶体管控制工作，并且连接在一个第一电压连接端和一个第二电压连接端之间。第三晶体管和第四晶体管与第一晶体管和第二晶体管是互补的。第五晶体管和第六晶体管是由一根字线控制的。第五晶体管的第二源/漏区与一个第一位线连接，第六晶体管的第二源/漏区与一个第二位线连接。第一位线和第二位线垂直于字线布置。第一晶体管、第二晶体管、第三晶体管和第四晶体管各布置在四边形的一个角上，其中第一晶体管所在的角和第四晶体管所在的角处于对角线上。第三晶体管位于第一晶体管和第五晶体管之间，第二晶体管位于第四晶体管和第六晶体管之间。
一种制造SRAM光电管结构的方法，其中生成存储单元，每个存储单元至少具有一个第一晶体管，一个第二晶体管，一个第三晶体管，一个第四晶体管，一个第五晶体管和一个第六晶体管，其中第一晶体管、第二晶体管、第三晶体管和第四晶体管、第五晶体管和第六晶体管相互如此连接，第一晶体管、第二晶体管、第三晶体管和第四晶体管构成一个触发器电路，这个触发器电路由第五晶体管和第六晶体管控制，该触发器电路连接在一个第一电压连接端和一个第二电压连接端之间，其中第三晶体管和第四晶体管与第一晶体管和第二晶体管互补，其中生成一个控制操作第五晶体管和第六晶体管的字线(W)，其中第五晶体管的第二源/漏区与沿着字线(W)的横向敷设的第一位线(B1)相连接，其中第六晶体管的第二源/漏区与沿着字线(W)的横向敷设第二位线(B2)相连接，其中第一晶体管、第二晶体管、第三晶体管和第四晶体管安置在一个四边形的各个角上，第一晶体管所在角和第四晶体管所在角呈对角线布置，其中第三晶体管生成在第一和第五晶体管之间，其中第二晶体管生成在第四和第六晶体管之间。
上述这样布置的优越性在于，所述字线、第一位线、第二位线、与第一电压连接端的连接和与第二电压连接端的连接可以基本上直接形成长条形结构。由于这种长条形结构能够相互间靠近布置，从而可以制造出具有高排列密度的SRAM光电管结构。
在上述布置方案的基础上，第一位线和第二位线相邻布置，它们可以构成基底的一部分，如果这些位线布置在基底的上面，当这两个位线相邻布置时，它们由一个单独的金属平面产生，这可以简化制造工艺。
在第一、第三和第五晶体管之间的连接线与字线平行设置，在第六、第二和第四晶体管之间的连接线与字线平行设置，在第一和第二晶体管之间的连接线与一个与字线交叉的Z轴平行设置，在第三和第四晶体管之间的连接线与Z轴平行设置，在第五和第六晶体管之间的连接线与Z轴交叉设置，并且沿字线的横向延伸。
根据本发明，可以添加一些电子元件到6晶体管存储单元上，例如电容、电阻、二极管或晶体管，这些电子元件集成组装在该晶体管存储单元中，从而改善SRAM光电管结构的不同特性。
第一及笫三和第五晶体管可以沿字线的方向相邻布置，第六、第二和第四晶体管也可以沿字线的方向相邻布置，在第一晶体管所在角和第二晶体管所在角之间的连接线可以平行于Z轴设置，在第三晶体管所在角和第四晶体管所在角之间的连接线可以平行于Z轴设置，采用这种布置方案，使第一位线、第二位线、与第一电压连接端的连接和与第二电压连接端的连接构成四角形，并且大致平行于Z轴设置，这样可以提高排列密度。与第一电压连接端的连接可以重叠设置在第一晶体管所在角和第二晶体管所在角，与第二电压连接端的连接可以重叠设置在第三晶体管所在角和第四晶体管所在角。
上述四边形可以是矩形，它的四个边基本上形成直角。
第一存储单元和第二存储单元沿字线相互相邻设置，它们可以相互对称转换或180°旋转对称布置。这样可以提高排列密度，因为存储单元是顺序排列的，可以没有平面损失。在第一存储单元的一个晶体管和第二存储单元的一个晶体管之间的连接线是平行于Z轴设置的。所述第一存储单元的该晶体管是指第五或第六晶体管：同样，所述第二存储单元的该晶体管是指第五或第六晶体管。如果所述第二存储单元的该晶体管是第二存储单元的第六晶体管，则第一存储单元的所述晶体管最好是第一存储单元的第五晶体管；或者，如果所述第二存储单元的该晶体管是第二存储单元的第五晶体管，则第一存储单元的所述晶体管最好是第一存储单元的第六晶体管。为了提高排列密度，可以将第一存储单元的第一位线用作第二存储单元的第二线。
为了提高排列密度，与字连接线的第一触点或者是接触沿着字连接线相邻布置的存储单元的第六晶体管的栅电极(下面简称“第六栅电极”)，或者是接触沿着字连接线相邻布置的存储单元的第五晶体管的栅电极(下面简称“第五栅电极”)，这样每个存储单元只具有两个半与字线的触点即可。
根据本发明，第一位线、第二位线、与第一电压连接端的连接和/或与第二电压连接端的连接构成在一个基底上的特定的区域，它也可以构成在基底之上的导电结构或/和毗邻所述基底构成。
如果第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和/或第六晶体管采用垂直线MOS晶体管，则有利于提高排列密度。
根据本发明，晶体管在凿面上至少带有一个半导体结构，这个半导体结构的横截面可以是任意的，尤其是该半导体结构可以是环形的，这样在大沟道宽度的情况下，同样能够获得高的排列密度。为了简化加工工艺，这个半导体结构最好是台阶式的。
晶体管下面的源/漏区可以安置在该半导体结构内，为了避免发生晶体管发射极或集电极的空间电荷区向基极区侵入的现象或由上和下源/漏区形成电容，最好将晶体管下面的源/漏区与半导体横向地安置在半导体的有限的凿面上。在这种情况下，一个晶体管的上和下源/漏区被同时制成和相互自动校验，并且被移植到半导体结构，即无需采用校验掩模。这样可以降低生产支出，并且相比较而言，可以实现很小的结构尺寸，因为无需考虑校验容差。
根据本发明，多个晶体管安置在一个半导体结构上，因此使晶体管的源/漏区之间的连接可以在该半导体结构内实现，这样就可以降低生产支出，同时能够提高排列密度，为了将源/漏区分开，可以在半导体结构中制造一些凹槽。
如果P沟道晶体管的沟道宽度是N沟道晶体管的沟道宽度的两倍，则P沟道晶体管和N沟道晶体管的换接比最好是对称的。例如，第三晶体管的沟道宽度和第四晶体管的沟道宽度是第一和第二晶体管的沟道宽度的两倍，为了简化生产工艺，可以生产同样大小的半导体结构，P沟道晶体管在凿面上各由两个半导体结构形成，N沟道晶体管在凿面上各由一个半导体结构形成。
如果第五和第六晶体管采用N沟道晶体管，有利于提高排列密度。
半导体结构的制造可以按层纪制造，这个层纪至少包括一个由第一电导率类型的材料掺杂的第一层，一个在其上的由与第一电导率类型相反的第二电导率类型的材料掺杂的第二层，一个在其上的由第一电导率类型的材料掺杂的第三层和一个在其上的由第二电导率类型的材料掺杂的第四层。根据本发明，在这些层之间放入辅助层，对层纪通过多步骤掩模刻蚀后制成半导体结构。之后可以由一个层纪制成NMOS晶体管或PMOS晶体管，这些相互并协的晶体管布置在不同的高度上。在这种半导体结构中，第二层和第三层的局部可以制成沟道区域。根据本发明，其他掺杂层作为层纪的部分制成，其上布置不同的相互不互补的晶体管。不过，沟道区域也可以由处于所述的层纪的相互不邻接的层上的相互并协的晶体管构成。
第一层可以是N掺杂层或P掺杂层。这种层纪例如可以通过外延法和/或通过离子注入法制成。可以采用一个带有掺杂区域的层代替一个均应的掺杂层，这种预制性结构可以减小关于层纪的结构及产生传导结构(例如位线)所需的工艺消耗。
如果沟道电流可以在整个沟道区域内分布，则双极晶体管的实际漏电流能够得到抑制。所以如果一个与沟道电流流向垂直延伸的半导体结构的横截面非常小，则是有利的。因此这种半导体结构借助于一个掩模具有这样的尺寸，即尽可能小到可用所用工艺能够制造的最小结构规格F实现。例如可以对已形成的层进行欠腐蚀(UNTERAETZEN)制造掩模，此外掩模也可以是衬垫宽阔式的，这种衬垫宽阔式掩模，例如可以在一个已形成的辅助层的边缘上制成，其中的材料被分离和反向刻蚀，这样产生的衬垫能够被接着构形。
根据本发明，如果每个晶体管在至少一个半导体结构上制成，这个半导体结构例如在所述层纪上分离第一辅助层而形成，在这个第一辅助层中，产生一些平行于Z轴延伸的沟，通过材料的分离和反向腐蚀在沟的侧面上形成衬垫，这些衬垫借助于一个沿着沟的走向的横向延伸的区域呈条形覆盖的掩模构成，从而由这些衬垫产生出第一掩模。借助于第一掩模，使所述层纪受到腐蚀，直到第二层被部分剥露出来为止。
由晶体管制成的半导体结构带有第一电导率类型的掺杂的沟道区域及暂时的半导体结构，由这个暂时的半导体结构制成带有第二电导率类型的掺杂的沟道区域的晶体管半导体结构，借助于一个至少覆盖带有第一电导率类型的掺杂的沟道区域及周围区域的晶体管半导体结构的第二掩模，对层纪进行腐蚀，直到第一层被部分剥露出来为止。如果第二掩模是条形的，并且它的条纹平行于Z轴延伸，则是有利的，由此可以产生部分第一层和第二层传导结构，例如位线。
借助于一个掩模，有利于隔离相邻布置的晶体管，这个掩模至少覆盖晶体管半导体结构的掺杂的第一导电率类型沟道区域和周围区域，所述层纪被腐蚀，直到第三层和基底被部分剥露出来为止。另一个优点是可以从带有第二掺杂的导电率类型的沟道区域的晶体管半导体结构的第四层除去多余的部分。
根据本发明，借助于一个条形第四掩模可以执行离子注入法，这种掩模的条带平行于Z轴延伸，并且覆盖晶体管的掺杂的第一导电率类型沟道区域和周围区域。于是带有第二掺杂的导电率类型的沟道区域的晶体管的源/漏区的掺杂材料浓度自动调整，也就是说，无需利用额外的调整用掩模，在半导体结构的上部及沿半导体结构的横向相邻地增高，从而沿掺杂的区域产生第一层。借助于一个与第四掩模互补的第五掩模，通过离子注入法，使带有第一掺杂的导电率类型的沟道区域的晶体管的源/漏区的掺杂材料浓度得以提高，从而在第一层上产生条形的掺杂区域。一个条形掺杂区域的第一掺杂区与第一电压连接端连接，所述第一掺杂区包括第一晶体管的第一源/漏区和第二晶体管的第一源/漏区。这个第一掺杂区域可以在所述第一层或第二层形成。一个条形掺杂区域的第二掺杂区与第二电压连接端连接，所述第一掺杂区包括第三晶体管的第二源/漏区和第四晶体管的第二源/漏区。其他条形掺杂区域适于用作第二位线或第一位线，包括一个第六晶体管的第二源/漏区及第五晶体管的第二源/漏区。
由一个栅电极和其下面的源/漏区所形成的电容应越小越好，最好在源/漏区上形成一个隔层，从而可以放入各向异性的绝缘材料和除去各向同性的材料，以便将半导体结构的侧面上的这种材料完全除去，并且在水平面上形成一个隔层。
根据本发明，在制成栅绝缘材料之后分离导电材料，并且借助于一个第六掩模进行腐蚀，在晶体管之间的区域是这样被覆盖的，各栅电极环绕半导体结构布置，其中沿着相互邻接的存储单元的字线形成的第一导电结构重叠布置第六栅电极和第五栅电极，在第一晶体管和第二晶体管之间的第二导电结构重叠布置第二晶体管(“第二栅电极”)的第二栅电极，在第二晶体管和第四晶体管之间的第三导电结构重叠布置第二栅电极和第四晶体管(“第四栅电极”)的一个栅电极，在第三晶体管和第四晶体管之间的第四导电结构重叠布置第三晶体管(“第三栅电极”)的一个栅电极，并目在第一晶体管和第三晶体管之间的第五导电结构重叠布置第一栅电极和第三栅电极。
沟道区域通过采用对角线离子注入法进行掺杂，可以实现起始动作电压的调节。
源/漏区和触点或导电结构之间的电阻应尽可能小，因此最好在所涉及的源/漏区上通过涂覆硅形成一个硅化层。
所述层纪可以包括一个硅层和/或一个Si(1-X)GeX层。
基底可以是半导体片或一个SOI基底，即一个在SiO2层上包含薄单晶硅硅层的基底。
下面将结合附图中所展示的实施例进一步说明本发明。附图为：
图1表示基底的剖视图，此后外延生成一个第一层、一个第二层、一个第三层和一个第四层，分离和制成一个第一辅助层，并且产生衬垫。
图2表示图1的横截面视图，此后生成一个第一掩模、一个第二掩模和半导体结构。
图3表示图2的横截面视图，此后除去第一掩模、第二掩模，生成一个第一辅助结构，第一层和第四层的一部分被除去。
图4表示图3的横截面视图，此后除去第一辅助结构的一部分，生成第三和第四晶体管的源/漏区和一个第二掺杂区。
图5表示图4的横截面视图，此后生成一个第二辅助结构、第一晶体管和第二晶体管的源/漏区、第五晶体管和第六晶体管的源/漏区、一个第一掺杂区、一个第一位线和一个第二位线。
图6表示图5的横截面视图，此后生成一个隔层和一个栅绝缘材料。
图7表示图6的横截面视图，此后生成栅电极、导电结构和一个第一绝缘结构。
图8表示图7的横截面视图，此后生成一个第二绝缘结构。
图9表示图8的横截面视图，此后生成导电的结构、一个第三绝缘结构、硅层、触点(未示出)和字线(未示出)。
图10表示所述基底的俯视图，此后生成一个辅助层、多个沟和衬垫。
图11表示图10的俯视图，其中展示了半导体结构、栅电极、与栅电极重叠的导电结构和一个字线。
图12表示图11的俯视图，其中展示了半导体结构和导电结构。
图13表示图12的俯视图，其中各存储单元的排列如图例说明。
这些附图不是成比例的。
原材料是一个N掺杂的基底1，它由硅制成，其掺杂材料浓度大约为1017CM-3，在基底1上生成一个层纪，通过外延法在原位置上掺杂，生成一个大约100NM厚的P掺杂第一层S1，一个大约100NM厚的N掺杂第二层S2，一个大约100NM厚的P掺杂第三层S3和一个大约100NM厚的N掺杂第四层S4。第一层S1、第二层S2、第三层S3和第四层S4的掺杂材料浓度大约为1018CM3。在这个层纪上，由SIO2分离出一个大约200NM厚的辅助层H，采用光刻法制成辅助层H，其上制成相互平行延伸的第一沟G1和第二沟G2，第一沟G1和第二沟G2与一个Z轴Z(见图1和图10)平行布置，第一沟G1大约700NM，第二沟G2大约300NM，在相互邻接的沟中心线之间的间距大约是900NM。
下面说明衬垫SP的制成过程，对硅氮化物进行分离和反向腐蚀，产生衬垫，由衬垫SP制成第一掩模M1，其中硅氮化物平行于X轴X，垂直于Z轴Z延伸，呈条形地被腐蚀。这个条形大约宽900NM，在相互邻接的条中心线之间的间距大约是1200NM(见图2和图10)。
借助于第一掩模M1对硅进行腐蚀，从而使第四层S4和第三层S3分隔开，并且使第二层S2剥露出来(见图2)，由此生成第一晶体管、第二晶体管、第五晶体管和第六晶体管的半导体结构ST1,ST2,ST5,ST6以及第三晶体管和第四晶体管的暂时的半导体结构。采用SIO2分离法和光刻法进行加工，生成一个条形第二掩模M2，它的条宽大约为300NM，平行于Z轴Z延伸，并且覆盖第一、第二、第五、第六晶体管及其周边区域(见图2)，借助于第二掩模M2和第一掩模M1，对硅进行腐蚀，直到使第一层局部剥露出来为止(见图2)，于是由第三和第四晶体管的暂时的半导体结构生成第三和第四晶体管的半导体结构ST3,ST4。掩模M2保护在一个存储单元的第一和第二晶体管之间和在沿着X轴X相邻布置的存储单元的第六和第为晶体管之间的第二层S2的局部。
接着，例如具有NH4F/HF的第一掩模M1和第二掩模M2在150℃条件下被除去H3PO4，从而生成一个第一辅助结构HS1，其中将SIO2在厚度大约为100NM上分离，并对一个条宽大约与第二掩模M2的宽度相当的条形第三掩模(未视出)进行腐蚀，直到使在第三和第四晶体管的半导体结构ST3,ST4中的第四层S4剥露出来为止(见图3)，将硅层选择性地腐蚀到带有CL2/CHF3的SIO2，部分除去第四层S4和第一层S1，直到第三层S3和基底1部分剥露出来为止，从而使沿着X轴X相邻布置的晶体管相互分开。
利用模拟第三掩模的第四掩模(未视出)，将SIO2选择性地腐蚀成带有CHF3/CF4的硅直到第一辅助结构HS1部分被除去为止(见图4)，这个辅助结构紧邻第三和第四晶体管的半导体结构ST3,ST4的侧翼。
将第一辅助结构HS1用作掩模，通过在第三层S3的局部进行离子注入，生成第三晶体管的第一源/漏区，并且在第四晶体管的半导体结构ST4上，在第三层S3的局部生成第四晶体管的第一源/漏区4S/D1，在第一层S1的局部，一个第二掺杂区域Ge2作为位于紧邻第三晶体管的第二源/漏区的第三晶体管的半导体结构ST3的侧翼上的第二掺杂区域Ge2的一部分，并且作为位于紧邻第四晶体管的第二源/漏区4S/D2的第四晶体管的半导体结构ST4的侧翼上的第二掺杂区域Ge2的一部分(见图4)。这些源/漏区是相互可以自动校验的，即不必附加校验用掩模，接着，将SIO2选择性地腐蚀成带有NH4F/HF的硅，除去第一辅助层HS1。
将厚度大约为100NM的SIO2进行分离，借助于一个与第四掩模互补的第五掩模生成一个第二辅助结构HS2，这个第二辅助结构HS2是条形的，并且覆盖第三和第四晶体管的半导体结构ST3,ST4及其周边区域。采用第二辅助结构HS2作为掩模进行离子注入，在位于第一晶体管的半导体结构ST1中的第四层S4的局部，生成第一晶体管的一个N掺杂的第二源/漏区，在位于第二晶体管的半导体结构ST2中的第四层S4的局部，生成第二晶体管的一个第二源/漏区2S/D2，在位于第五晶体管的半导体结构ST5中的第四层S4的局部，生成第五晶体管的一个第一源/漏区，在位于第六晶体管的半导体结构ST6中的第四层S4的局部，生成第六晶体管的一个第一源/漏区，在与第二晶体管的半导体结构ST2和第一晶体管的半导体结构ST1重叠的第二层S2的一个条形部分，生成一个第一掺杂区GE1，在沿着X轴X相邻布置的存储单元并且与第五晶体管的半导体结构ST5和第六晶体管的半导体结构ST6重叠的第二层S2的一个条形部分，生成一个第一位线B1和一个第二位线B2(见图五和图11)。
第一位线B1对于沿着X轴X布置的存储单元之一的第一相邻的存储单元来说，用作第二位线，从而使第一相邻存储单元的一个第六晶体管的第二源/漏区6S/D2′构成第一线B1的一部分。第二位线B2对于沿着X轴X布置的存储单元之一的第一相邻的存储单元来说，用作第一位线，从而使第二相邻存储单元的一个第五晶体管的第二源/漏区构成第二线B2的一部分。接着采用腐蚀法除去第二辅助结构HS2，例如采用NH4F/HF。
通过由SIO2获得各向异性体和用NH4F/HF除去各向同性体，直到从半导体结构ST1,ST2,ST3,ST4,ST5,ST6的侧缘上除去SIO2，在水平面上生成一个厚度大约为20NM的隔层A(见图6)。
完成清净步骤之后，通过热氧化作用，生成一个大约5NM厚的栅绝缘材料GD(见图6)。
通过分离在原处掺杂的聚合硅和借助于一个第六掩模(图中未示出)进行腐蚀，生成栅电极和导电结构，这些条形栅电极的高度同沟道区的高度，环绕着晶体管的半导体结构ST1,ST2,ST3,ST4,ST5,ST6。第六掩模这样覆盖着沿Z轴Z相邻布置的存储单元在第五和第六晶体管之间的一部分，形成第一导电结构例如L1或L1′，它与这些晶体管的第五栅电极例如GA5或GA5″和第六栅电极例如GA6或GA6′重叠。该第六排模覆盖在第二晶体管和第一晶体管之间的一个区域，形成一个第二导电结构L2，它与第二晶体管的第二栅电极GA2重叠。这个第六掩模覆盖在第二晶体管和第四晶体管之间的一个区域，形成一个第三导电结构L3，它与第二晶体管的第二栅电极GA2和第四晶体管的第四栅电极GA4重叠。该第六掩模覆盖在第四晶体管和第三晶体管之间的一个区域，形成一个第四导电结构L4，它与第三晶体管的第三栅电极GA3重叠。该第六掩模覆盖在第三晶体管和第一晶体管之间的一个区域，形成一个第五导电结构L5，它与第三栅电极GA3和第一栅电极GA3重叠(见图11)。所述隔层A使各栅电极和位于其下的源/漏区所产生的电容减小。
对SIO2在大约100NM的厚度上进行分离和反向腐蚀，直到剥露出第三晶体管的第一源/漏区、第四晶体管的第一源/漏区4S/D1、第六晶体管的第一源/漏区、第五晶体管的第一源/漏区、第一晶体管的第二源/漏区、第二晶体管的第二源/漏区2S/D2(见图7和8)，从而生成一个第一绝缘结构I1。为了在需要时实现第三导电结构L3的剥露部分和第五导电结构L5的剥露部分之间的绝缘，形成一个第二绝缘结构12，即对厚度为大约100NM的硅氮化物进行分离，并且借助于一个第七掩模(未示出)对下述部分进行腐蚀：第一晶体管的第二源/漏区，第二晶体管的第二源/漏区2S/D2，第三晶体管的第一源/漏区，第四晶体管的第一源/漏区4S/D1，第五晶体管的第一源/漏区，第六晶体管的第一源/漏区，第一导电结构L1的未覆盖部分，第二导电结构L2的未覆盖部分和第四导电结构L4的未覆盖部分。
接着进行有选择性的涂硅，从而在剥露的平面上由硅化物形成硅层S。
接着对厚度大约为300NM的铝进行分离和制备，从而生成一个L形第六导电结构L6、一个L形第七导电结构L7和在第一导电结构L1、L1′上紧邻布置的第一触点K1、K1′的下部。第六导电结构L6连接第六晶体管的第一源/漏区、第二晶体管的第二源/漏区2S/D2及第四晶体管的第一源/漏区4S/D1和与第四导电结构L4相互连接。第七导电结构L7连接第二导电结构L2、第一晶体管的第二源/漏区及第三晶体管的第一源/漏区和与第五晶体管的第一源/漏区相互连接(见图12)。
接着对厚度大约为300NM的SIO2进行分离，生成第三绝缘结构I3，采用例如CHF3/O2进行腐蚀，生成一直通到第一触点K1、K1′的下部的一个接触孔。接着对铝进行分离和制备，从而在接触孔内生成一个第一触点K1、K1′的上部和与之相邻的一个平行于X轴X延伸的字线W(见图11)。
下面综述本发明的SRAM光电管结构实施例的晶体管各部分之间的连接关系：第一晶体管的第一源/漏区与第二晶体管的第一源/漏区和第一电压连接端相互连接。第一晶体管的第二源/漏区与第三晶体管的第一源/漏区、第五晶体管的第一源/漏区及第二栅电极和第四栅电极相互连接。第一栅电极与第二晶体管的第二源/漏区、第四晶体管的第一源/漏区、第三栅电极和第六晶体管的第一源/漏区相互连接。第三晶体管的第二源/漏区与第四晶体管的第二源/漏区和第二电压连接端相互连接。第五晶体管的第二源/漏区与第一位线相连接。第五栅电极与一个第六栅电极和与字线相连接。第六晶体管的第二源/漏区与第二位线相连接。第三晶体管和第四晶体管是与第一晶体管、第二晶体管、第五晶体管和第六晶体管互补的。
在本发明的范围内，可以作出许多改进的实施例，特别是上述的层、区、掩模和与各种要求相适配的结构的尺寸是可以有多种选择的，这也包括所建议的掺杂材料的浓度。半导体结构不必限制为带形，而是只要与各种要求相适配即可。半导体结构的侧缘不必限制为垂直于半导体结构的表面延伸，而是可以与半导体结构的表面具有任意的角度。字线和位线不必非得相互垂直布置，可以相互具有任意角度。SIO2掩模和层可以通过热氧化或通过一种分离方法生成。聚合硅可以在掺杂时形成，也可以在分离之后形成，取代掺杂的聚合硅，也可以采用金属硅和/或金属。
Claims (18)
1、一种静态随机存取存储器SRAM光电管结构，包括：-存储单元，每个存储单元至少具有一个第一晶体管，一个第二晶体管，一个第三晶体管，一个第四晶体管，一个第五晶体管和一个第六晶体管，-其中第一晶体管、第二晶体管、第三晶体管和第四晶体管构成一个触发器电路，这个触发器电路由第五晶体管和第六晶体管控制，并且连接在一个第一电压连接端和一个第二电压连接端之间，-其中第三晶体管和第四晶体管与第一晶体管和第二晶体管互补，-其中第五晶体管和第六晶体管通过一个字线(W)控制操作，-其中第五晶体管的第二源/漏区与第一位线(B1)相连接，-其中第六晶体管的第二源/漏区与第二位线(B2)相连接，-其中第一位线(B1)和第二位线(B2)沿着字线(W)的横向敷设，-其中第一晶体管、第二晶体管、第三晶体管和第四晶体管安置在一个四边形的各个角上，第一晶体管所在角和第四晶体管所在角呈对角线布置，-其中第三晶体管安置在第一和第五晶体管之间，-其中第二晶体管安置在第四和第六晶体管之间。
2、根据权利要求1所述的SRAM光电管结构，-其中第一晶体管、第三晶体管和第五晶体管沿着字线方向相互邻邻接布置，-其中第二晶体管、第四晶体管和第六晶体管沿着字线方向相互邻邻接布置，-其中在第一晶体管所在的角和第二晶体管所在的角之间的连接线平行于一个与字线(W)方向呈横向布置的Z轴(Z)，-其中在第三晶体管所在的角和第四晶体管所在的角之间的连接线平行于一个Z轴(Z)布置。
3、根据权利要求2所述的SRAM光电管结构，-其中在第一存储单元的一个晶体管和沿着与第一存储单元相邻的字线(W)布置的第二存储单元的一个晶体管之间的连接线平行于Z轴(Z)布置，-其中第一存储单元和第二存储单元相互180°旋转对称或平移对称制成。
4、根据权利要求3所述的SRAM光电管结构，-其中在第六晶体管和第五晶体管之间的字线(W)沿着相邻的存储单元的字线(W)敷设，-其中第一存储单元的第六晶体管的一个栅电极(GA6)和第二存储单元的第五晶体管的一个栅电极(GA5″)通过一个第一导电结构(L1)相互连接，-其中第一导电结构(L1)通过一个第一触点(K1)与字线(W)相连接。
5、根据权利要求1-4中之一的SRAM光电管结构，其中P沟道晶体管(KA3,KA4)的沟道宽度大约是N沟道晶体管(KA1,KA2,KA5,KA6)的沟道宽度的两倍。
6、根据权利要求1-5中之一的SRAM光电管结构，其中第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和/或第六晶体管是立式MOS晶体管。
7、根据权利要求6所述的SRAM光电管结构，-其中第一晶体管、第二晶体管、第三晶体管和第四晶体管是立式MOS晶体管，-其中与Y轴(Y)相关的第三晶体管和第四晶体管的沟道区的高度是相互一致的，所述Y轴(Y)垂直于基底(1)的表面(0)延伸，-其中与Y轴(Y)相关的第一晶体管和第二晶体管的沟道区的高度是相互一致的，-其中第一晶体管的沟道区的高度是与第三晶体管的沟道区的高度不同的。
8、根据权利要求2-7中之一的SRAM光电管结构，-其中第五晶体管的第二源/漏区构成第一位线(B1)的一部分，-其中第六晶体管的第二源/漏区构成第二位线(B2)的一部分，-其中第一位线(B1)和第二位线(B2)均是条形的，并且敷设在基底(1)上，-其中第一晶体管的第一源/漏区与第二晶体管的第一源/漏区(2S/D1)和第一电压连接端通过一个安置在基底(1)上的条形掺杂第一区(GE1)相连接，-其中第三晶体管的第二源/漏区与第四晶体管的第二源/漏区(4S/D2)和第二电压连接端通过一个安置在基底(1)上的条形掺杂第二区(GE2)相连接，-第一掺杂区(GE1)、第二掺杂区(GE2)、第一位线(B1)和第二位线(B2)基本上平行于Z轴(Z)敷设。
9、一种制造SRAM光电管结构的方法，-其中生成存储单元，每个存储单元至少具有一个第一晶体管，一个第二晶体管，一个第三晶体管，一个第四晶体管，一个第五晶体管和一个第六晶体管，-其中第一晶体管、第二晶体管、第三晶体管和第四晶体管、第五晶体管和第六晶体管相互如此连接，第一晶体管、第二晶体管、第三晶体管和第四晶体管构成一个触发器电路，这个触发器电路由第五晶体管和第六晶体管控制，-该触发器电路连接在一个第一电压连接端和一个第二电压连接端之间，-其中第三晶体管和第四晶体管与第一晶体管和第二晶体管互补，-其中生成一个控制操作第五晶体管和第六晶体管的字线(W)，-其中第五晶体管的第二源/漏区与沿着字线(W)的横向敷设的第一位线(B1)相连接，-其中第六晶体管的第二源/漏区与沿着字线(W)的横向敷设第二位线(B2)相连接，-其中第一晶体管、第二晶体管、第三晶体管和第四晶体管安置在一个四边形的各个角上，第一晶体管所在角和第四晶体管所在角呈对角线布置，-其中第三晶体管生成在第一和第五晶体管之间，-其中第二晶体管生成在第四和第六晶体管之间。
10、根据权利要求9所述的方法，-其中第一晶体管、第三晶体管和第五晶体管是这样制成的，使它们沿着字线方向相互邻邻接布置，-其中第二晶体管、第四晶体管和第六晶体管是这样制成的，使它们沿着字线方向相互邻邻接布置，-其中第一晶体管和第二晶体管是这样制成的，使在第一晶体管所在的角和第二晶体管所在的角之间的连接线平行于一个与字线(W)方向呈横向布置的Z轴(Z)，-其中第三晶体管和第四晶体管是这样制成的，使在第三晶体管所在的角和第四晶体管所在的角之间的连接线平行于一个Z轴(Z)布置。
11、根据权利要求10所述的方法，-其中存储单元是这样生成的，使在第一存储单元的一个晶体管和沿着与第一存储单元相邻的字线(W)布置的第二存储单元的一个晶体管之间的连接线平行于Z轴(Z)布置，-其中第一存储单元和第二存储单元是这样生成的，使第一存储单元和第二存储单元相互180°旋转对称或平移对称制成。
12、根据权利要求11所述的方法，-其中使在第六晶体管和第五晶体管之间的字线(W)沿着相邻的存储单元的字线(W)敷设，-其中第一导电结构(L1)是这样制成的，它使第一存储单元的第六晶体管的一个栅电极(GA6)和第二存储单元的第五晶体管的一个栅电极(GA5″)能够相互连接，-其中一个第一触点(K1)是这样制成的，它使第一导电结构(L1)能够与字线(W)相连接。
13、根据权利要求9-12中之一的方法，其中第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管是这样制成的，使P沟道晶体管(KA3,KA4)的沟道宽度大约是N沟道晶体管(KA1,KA2,KA5,KA6)的沟道宽度的两倍。
14、根据权利要求9-13所述的方法，-其中第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和/或第六晶体管制成立式MOS晶体管。
15、根据权利要求14所述的方法，-其中第一晶体管、第二晶体管、第三晶体管和第四晶体管制成立式MOS晶体管，-其中生成一个层纪，它至少包括一个由第一导电率类型掺杂的第一层(S1)，一个在第一层上的由与第一导电率类型相反的第二导电率类型掺杂的第二层(S2)，一个在第二层上的由第一导电率类型掺杂的第三层(S3)和一个在第三层上的由第二导电率类型掺杂的第四层(S4)，-通过对上述层纪进行多步骤的掩模腐蚀，生成半导体结构(ST1,ST2,ST3,ST4)，在这些半导体结构上至少形成第一晶体管、第二晶体管、第三晶体管和第四晶体管，-其中由第二层(S2)和第三层(S3)形成沟道区，使与Y轴(Y)相关的第三晶体管和第四晶体管的沟道区的高度相互一致，所述Y轴(Y)垂直于基底(1)的表面(O)延伸，其中与Y轴(Y)相关的第一晶体管和第二晶体管的沟道区的高度是相互一致的，而且第一晶体管的沟道区的高度是与第三晶体管的沟道区的高度不同的。
16、根据权利要求15所述的方法，-其中第一晶体管的第一源/漏区与第二晶体管的第一源/漏区(2S/D1)制成一个条形掺杂第一区(GE1)的一部分，-其中第三晶体管的第二源/漏区与第四晶体管的第二源/漏区(4S/D2)制成一个条形掺杂第二区(GE2)的一部分，-其中第五晶体管的第二源/漏区、第六晶体管的第二源/漏区、第一掺杂区(GE1)、第一位线(B1)和第二位线(B2)形成在第一层(S1)或第二层(S2)上，-其中第二掺杂区(GE2)形成在第一层(S1)或第二层(S2)上，-其中第二掺杂区(GE2)不形成在生成第一掺杂区(GE1)的层上。
17、根据权利要求15或16所述的方法，-其中在生成层纪之后分离形成一个第一辅助层(H1)，-在第一辅助层(H1)上生成平行于Z轴(Z)敷设的沟，-通过对材料的分离和反向腐蚀，在这些沟的侧缘上制成衬垫(SP)，-其中借助于条形的、覆盖平行于字线(W)布置的区域的一个掩模进行腐蚀，由上述衬垫(SP)制成一个第一掩模(M1)，-其中借助于第一掩模，通过对层纪进行腐蚀，至少形成所述半导体结构(ST1,ST2,ST3,ST4)，在其上制成至少第一晶体管和第二晶体管或者第三晶体管和第四晶体管。
18、根据权利要求14-17之一所述的方法，-其中对于第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管各至少生成一个半导体结构(ST1,ST2,ST3,ST4,ST5,ST6)，-在生成导电材料的栅绝缘材料(GD)之后，进行分离，并且借助于一个第六掩模进行腐蚀，如下覆盖在各晶体管之间的区域上，形成：A)环绕着相关的半导体结构(ST1,ST2,ST3,ST4,ST5,ST6)的晶体管的栅电极(GA1,GA2,GA3,GA4,GA5,GA6)，B)第一导电结构(L1)，C)在第一晶体管和第二晶体管之间的一个与第二晶体管的栅电极(GA2)重叠的第二导电结构(L2)，D)在第二晶体管和第四晶体管之间的一个与第二晶体管的栅电极(GA2)和第四晶体管的栅电极(GA4)重叠的第三导电结构(L3)，E)在第三晶体管和第四晶体管之间的一个与第三晶体管的栅电极(GA3)重叠的第四导电结构(L4)，F)在第三晶体管和第一晶体管之间的一个与第一晶体管的栅电极(GA1)和第三晶体管的栅电极(GA3)重叠的第五导电结构(L5)。
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