CN1316630C - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法。目的在于：在抑制逆窄现象的同时，把窄栅极宽度的MIS晶体管和宽栅极宽度的MIS晶体管的阈值电压控制在同一程度上。通过以抗蚀膜5及保护绝缘膜3a为注入屏蔽的，在与栅极宽度方向平行的剖面上，从与半导体衬底1的主面垂线倾斜10°～30°的方向，进行阈值控制用杂质的离子注入，来在SRAM的存储单元MIS晶体管Mtrs的活性区域的中央部形成相互重叠的第一低浓度杂质注入区域6。并且，在形成元件隔离7之后，进行不用注入屏蔽的离子注入，在各个MIS晶体管Ltr、Mtrs、Mtrl的活性区域上形成第二低浓度杂质注入区域9。因此在制造工序结束后，所形成的各个MIS晶体管Ltr、Mtrs、Mtrl都含有相同的阈值电压。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及抑制在窄栅极宽度的晶体管中发生的逆窄沟道效果的对策。
背景技术
近年来，由于半导体器件(LSI)的低成本化，迫切要求配置在LSI中的SRAM电路的高密度化。为了提高SRAM电路的高密度化，虽然作为SRAM电路之要素的晶体管的栅极长的细微化很重要，但隔离各个元件的元件隔离宽度的缩小化也不能避免。而为了缩小元件隔离宽度，则必须实现晶体管的栅极宽度的缩小化。
在此，若缩小晶体管的栅极宽度，阈值电压下降的逆窄效果则会变得明显。若发生逆窄效果，则在栅极宽度不同的晶体管之间的阈值电压变得不同，引起漏电流、饱和电流的偏差，导致电路性能的下降(参照例如专利文献1)。
到目前为止，以下的半导体器件的制造方法被作为回避逆窄现象的手段使用。
图5(a)～图5(e)皆为栅极宽度方向的剖面图，示出了现有的半导体器件的制造工序。
图5(a)～图5(e)所示的半导体器件拥有逻辑电路形成区域Rlogc和存储电路形成区域Rmemo。在逻辑电路形成区域Rlogc上形成拥有大约0.4μm的宽栅极宽度的逻辑用MIS晶体管Ltr。在存储电路形成区域Rmemo上形成拥有大约0.1μm的窄栅极宽度的存储单元MIS晶体管Mtrs和拥有大约0.4μm的宽栅极宽度的外围用MIS晶体管Mtrl。
首先，在图5(a)所示的工序中，在P型半导体衬底101的整个表面上，依次形成底层氧化膜102以及氮化膜103之后，在氮化膜103之上再形成覆盖活性区域形成区域的抗蚀掩模104。
其次，在图5(b)所示的工序中，以抗蚀膜104为屏蔽，通过干刻对氮化膜103和底层氧化膜102进行蚀刻，在形成保护绝缘膜103a以及底层绝缘膜102a之后，除去抗蚀膜104。
其次，在图5(c)所示的工序中，利用众所周知的沟渠隔离形成工序，以保护绝缘膜103a为屏蔽，通过干刻将半导体衬底101挖到所定的深度形成隔离沟(无图示)之后，在衬底的整个表面上利用高密度等离子法沉积氧化膜(HDP-NSG膜)。随后，利用CMP法除去HDP-NSG膜中位于保护绝缘膜103a上的部分之后，通过干刻选择性地除去保护绝缘膜103a及底层绝缘膜102a。由此，形成在隔离沟中埋入了HDP-NSG膜的元件隔离105。
其次，在图5(d)所示的工序中，在半导体衬底101的活性区域上形成由氧化膜构成的保护膜106之后，进行为控制逻辑用MIS晶体管Ltr的阈值电压P型杂质(例如硼(B+)或氟化硼(BF2 +))的离子注入，而在逻辑电路形成区域Rlogc中形成第一低浓度杂质注入区域107。此时，在存储电路形成区域Rmemo上也形成第一低浓度杂质注入区域107。
其次，在图5(e)所示的工序中，在衬底上，形成在存储电路形成区域Rmemo上方有开口，并且覆盖逻辑电路形成区域Rlogc的抗蚀膜108之后，以抗蚀膜108为屏蔽，进行为控制存储单元MIS晶体管Mtrs的阈值电压的P型杂质(例如硼(B+)或氟化硼(BF2 +))的追加离子注入(追加阈值控制用注入)，而在存储电路形成区域Rmemo中形成第二低浓度杂质注入区域109。
其次，在除去抗蚀膜108之后，除去保护膜106。之后，通过形成栅极绝缘膜、栅极电极、源极/漏极区域等，在逻辑电路形成区域Rlogc上形成宽栅极宽度的逻辑用MIS晶体管Ltr，而在存储电路形成区域Rmemo上则形成窄栅极宽度的存储单元MIS晶体管Mtrs和宽栅极宽度的外围用MIS晶体管Mtrl。而且，第一、第二低浓度杂质注入区域107、109中的杂质通过热氧化工序和使杂质活性化的RTA处理等产生扩散，形成第一、第二杂质扩散区域。
根据此现有的制造方法，借助追加注入离子的方法可以控制在窄栅极宽度区域中发生的阈值电压下降。由此，可以将宽栅极宽度的逻辑用MIS晶体管Ltr的阈值电压和窄栅极宽度的存储单元MIS晶体管Mtrs的阈值电压控制在几乎相同的阈值电压。
专利文献1
特开平11-233729号公报(第2页、图2-图5)
使用上述现有的制造方法，如图5(e)所示，通过对存储电路形成区域Rmemo进行阈值控制用杂质的追加离子注入，使宽栅极宽度的逻辑用MIS晶体管Ltr的阈值控制用杂质扩散区域和窄栅极宽度的存储单元MIS晶体管Mtrs的阈值控制用杂质扩散区域的各杂质浓度在同一程度上，由此将两晶体管Ltr、Mtrs的各阈值电压控制到几乎相同的电压上。
然而，在图5(e)所示的工序中，在存储电路形成区域Rmemo的外围用MIS晶体管Mtrl形成区域中也形成了第二低浓度杂质注入区域109。因此，外围用MIS晶体管Mtrl的阈值控制用杂质扩散区域的杂质浓度变高，外围用MIS晶体管Mtrl的阈值电压上升，产生比拥有相同栅极宽度的逻辑用MIS晶体管Ltr的阈值电压变得还高的不良现象。
图6表示的是用现有的技术所形成的MIS晶体管的栅极宽度和阈值电压的关系。正如图6所示，存储电路形成区域Rmemo的各MIS晶体管Mtrs、Mtrl的阈值电压是通过追加离子注入使它们与逻辑电路形成区域Rlogc的逻辑用MIS晶体管Ltr的阈值电压相比整个变高了。因此，虽然逻辑用MIS晶体管Ltr和存储单元MIS晶体管Mtrs的阈值电压变得几乎相同，但外围用MIS晶体管Mtrl的阈值电压变得比逻辑用MIS晶体管Ltr的阈值电压还高(在图6所示的例子中，阈值电压的差大约是100meV)。
发明内容
本发明的目的，在于：提供一种半导体器件及其制造方法，它能够抑制在拥有不同栅极宽度的复数个MIS晶体管的半导体器件中，在窄栅极宽度晶体管中产生的逆窄效果。
一种半导体器件，其包括：拥有第一活性区域和第二活性区域的半导体衬底；第一MIS晶体管，其被设置在所述第一活性区域中，具备第一栅极宽度的第一栅电极和形成在该第一栅电极的侧方的第一源极/漏极区域；以及第二MIS晶体管，其被设置在所述第二活性区域中，具备第二栅极宽度比所述第一栅电极宽度大的第二栅电极、和形成在该第二栅电极侧方的第2源极/漏极区域， 在位于所述第一栅电极的下方的部分的所述第一活性区域，形成第一阈值电压控制用杂质扩散区域，该第一阈值电压控制用杂质扩散区域拥有自所述第一栅电极的栅极宽度方向的两端部开始延伸、在中央部互相接触的两个第一杂质扩散区域，在位于所述第二栅电极的下方的部分的所述第二活性区域，形成第二阈值电压控制用杂质扩散区域，该第二阈值电压控制用杂质扩散区域拥有自所述第二栅电极的栅极宽度方向的两端部开始延伸、且隔着中央部互相分离的两个第二杂质扩散区域。因此，利用两个大倾角的离子注入，则可以容易地控制含有易产生逆窄现象的窄第一栅极宽度的第一MIS晶体管的阈值电压。
所述第一MIS晶体管的所述阈值控制用杂质扩散区域由于还拥有第二杂质扩散区域，而第二杂质扩散区域又包含实质上均匀浓度的第一导电型杂质，从而可以使杂质浓度得到更精密的控制。
所述半导体衬底拥有第二活性区域，而在所述第二活性区域中设置了拥有比上述第一栅极宽度更大的第二栅极宽度的第二MIS晶体管。所述第二MIS晶体管拥有两个第一杂质扩散区域和一个第二杂质注入区域。这两个第一杂质扩散区域含有第一导电型杂质，从两边夹着与栅极宽度平行的剖面的中央部，相互不接触。而这个第二杂质注入区域含有实质上具有均匀浓度的第一导电型杂质。因此，在第一活性区域中的由于要素分离对第一导电型杂质的吸收而引起的浓度下降程度即使比在第二活性区域中的由于要素分离对第一导电型杂质的吸收而引起的杂质浓度下降程度还高，也可以实现在抑制逆窄现象的同时将第一、第二MIS晶体管的阈值电压控制在同一程度。
所述半导体衬底含有第三活性区域，而在所述第三活性区域中设置拥有比上述第一栅极宽度更大的第三栅极宽度的第三MIS晶体管。第三MIS晶体管拥有这样一种阈值电压控制用杂质扩散区域，它拥有一个含有实质上均匀浓度的第一导电型杂质的第二杂质注入区域。因此，可以将第一、第二、第三的MIS晶体管的阈值电压控制在同一程度。
所述半导体器件含有拥有存储单元区域以及外围电路的SRAM和逻辑电路。所述第一MIS晶体管是被配置在所述SRAM的存储单元区域上的存储单元晶体管；所述第二MIS晶体管是被配置在前述SRAM的外围电路的外围用晶体管；所述第三MIS晶体管是被配置在前述逻辑电路上的逻辑用MIS晶体管。因此，对于特别地要求细微化的、由含有窄栅极宽度的存储单元MIS晶体管的SRAM和逻辑电路所组成的混载型半导体器件，能够恰当地控制其阈值电压。
本发明的半导体器件的制造方法包括：
工序a，在半导体衬底上形成保护绝缘膜，其覆盖用于形成第一MIS晶体管的第一活性区域和用于形成第二MIS晶体管的第二活性区域，并且在位于包围所述第一活性区域和所述第二活性区域的元件分离形成区域的上方的部分具有开口，所述第一MIS晶体管具备第一栅极宽度的第一栅电极，所述第二MIS晶体管具备第二栅极宽度比所述第一栅极宽度大的第二栅电极；
工序b，以所述保护绝缘膜为屏蔽，从相对垂直于所述半导体衬底的主面的方向、在栅极宽度方向互相向相反方向倾斜10°～30°后的两个方向，对所述第一活性区域和第二活性区域进行第一阈值电压控制用杂质的离子注入；
工序c，在所述工序b之后，以所述保护绝缘膜为屏蔽，对所述半导体衬底进行蚀刻加工，在形成了分别围绕所述第一活性区域和所述第二活性区域的元件隔离用沟之后，在所述元件隔离用沟内埋入绝缘膜，形成元件隔离；和
工序d，在所述第一活性区域上，形成第一栅极绝缘膜和所述第一栅电极，且在所述第一活性区域中的所述第一栅电极的侧方形成第一源极/漏极区域，在所述第二活性区域上形成第二栅极绝缘膜和所述第二栅电极，且在所述第二活性区域中的所述第二栅电极的侧方形成第二源极/漏极区域，
在所述工序b中，在位于所述第一MIS晶体管中的所述第一栅电极下方的部分的所述第一活性区域，形成自所述第一栅电极的栅极宽度方向的两端部开始延伸、在中央部互相接触的两个第一杂质扩散区域，且在位于所述第二栅电极下方的部分的所述第二活性区域，形成自所述第二栅电极的栅极宽度方向的两端部开始延伸且隔着中央部互相分离的两个第二杂质扩散区域。
在这种方法下，在工序(b)中，利用以形成分离用沟的保护绝缘膜作为注入屏蔽的两个大倾角的离子注入，从而能够容易地控制含有易产生逆窄现象的窄第一栅极宽度的第一MIS晶体管的阈值电压。
在所述工序(c)之后，进行除去所述保护绝缘膜的工序(d)。在所述工序(d)之后，继续进行通过对所述第一活性区域进行阈值电压控制用杂质的离子注入而形成实质上具有均匀杂质浓度的第二杂质注入区域的工序(e)。由于含有所述工序(d)和所述工序(e)，因此可以更精密地控制第一MIS晶体管的阈值电压。
在所述工序(a)中，形成覆盖着拥有比所述第一栅极宽度更大的第二栅极宽度的第二MIS晶体管的第二活性区域，并且在包围第二活性区域的元件隔离形成区域的上方有开口的所述保护绝缘膜；在所述工序(b)中，在所述第二活性区域上，形成两个夹着中央部并且相互分离的第一杂质注入区域；在所述工序(c)中，形成包围所述第二活性区域的所述隔离用沟及元件隔离；在所述工序(e)中，通过以共同的注入屏蔽进行所述阈值电压控制用杂质的离子注入，使在所述第二活性区域上形成实质上均匀杂质浓度的第二杂质注入区域，从而实现既能抑制第一MIS晶体管中的逆窄现象，也能将栅极宽度不同的第一、第二MIS晶体管的阈值电压控制在同一程度。
在所述工序(a)中，形成覆盖着拥有比所述第一栅极宽度更大的第三栅极宽度的第三MIS晶体管的第三活性区域，并且在包围第三活性区域的元件隔离形成区域的上方有开口的所述保护绝缘膜；在所述工序(b)中，在形与外部机器进行信号交换用的I/O电路54。
图2(a)～图2(e)皆为栅极宽度方向的剖面图，示出了本发明的实施例中的半导体器件10的制造工序。
如图2(a)～图2(e)所示，本实施例所涉及的半导体器件含有逻辑电路形成区域Rlogc和存储电路形成区域Rmemo。在逻辑电路形成区域Rlogc的活性区域Rac上形成栅极宽度大约为0.4μm的宽栅极宽度逻辑用MIS晶体管Ltr。在存储电路形成区域Rmemo中的两个活性区域Rac上则分别形成栅极宽度大约为0.1μm的窄栅极宽度存储单元MIS晶体管Mtrs、和栅极宽度大约为0.4μm的外围用MIS晶体管Mtrl。
首先，在图2(a)所示的工序中，在P型半导体衬底1的整个表面上，顺次形成厚度为20nm的氧化膜2和厚度为100nm的氮化膜3，然后在氮化膜3上，形成覆盖各个MIS晶体管的各个活性区域Rac的、并且在将要形成包围活性区域的元件隔离的区域(元件隔离形成区域)的上方有开口的抗蚀膜4。
其次，在图2(b)所示的工序中，通过进行以抗蚀膜4为屏蔽的干刻将氮化膜3和氧化膜2图案化，在形成覆盖各个MIS晶体管的各个活性区域Rac的、并且在将要形成元件隔离的区域(元件隔离形成区域)的上方有开口的保护绝缘膜3a(蚀刻屏蔽)及底层绝缘膜2a之后，再除去抗蚀膜4。
其次，在图2(c)所示的工序中，在衬底上形成在存储电路形成区域Rmemo的上方有开口的、覆盖逻辑电路形成区域Rlogc的抗蚀膜5。之后，以抗蚀膜5及保护绝缘膜3a为注入屏蔽，进行为控制存储单元MIS晶体管Mtrs的阈值电压的P型杂质(例如硼(B+)或氟化硼(BF2 +))的离子注入(阈值控制用杂质的注入)，而在存储电路形成区域Rmemo的各个活性区域Rac上形成第一低浓度杂质注入区域6。此时，P型杂质的离子注入，是在与栅极宽度方向平行的剖面上，从与半导体衬底1的主面的垂直方向成10°～30°角的方向，以加速能量10～30keV，掺杂量1×1012cm-2～1×1013cm-2，4步骤注入为条件进行注入。
此时，对于存储电路形成区域Rmemo的存储单元MIS晶体管Mtrs的活性区域Rac，在与栅极宽度方向平行的剖面上，从与半导体衬底1的主面的垂线互相向相反方向倾斜一个角度的两个方向进行离子注入，使由于离子注入所形成的两个第一低浓度杂质注入区域6在保护绝缘膜3a和底层绝缘膜2a的下方相互重叠。此时合适的倾角虽然会因保护绝缘膜3a及底层绝缘模2a的厚度而改变，但是一般最好应是大于等于10°小于等于30°。并且，在与栅极宽度方向平行的剖面上，位于存储电路形成区域Rmemo的外围用MIS晶体管Mtrl的活性区域Rac上的保护绝缘膜3a的两端的下方的区域，虽然也形成两个第一低浓度杂质注入区域6，但是两者夹着中央部，相互分离。另一方面，逻辑电路形成区域Rlogc由于在离子注入时被抗蚀膜5所覆盖，所以不形成低浓度杂质注入区域。
在此，在如图2(c)所示的工序中形成第一低浓度杂质注入区域6时，由于进行了4步的离子注入，因此在与图2(c)所示的剖面不同的、与栅极长度方向的平行剖面上，元件隔离7的附近也形成了第一低浓度杂质注入区域6。也就是说，虽然形成了4个第一低浓度杂质注入区域6，但在与栅极长度方向平行的剖面上，仅仅在将要成为源极/漏极区域的周围形成了第一低浓度杂质注入区域6。之后，通过在形成源极/漏极区域时，进行的第二导电型杂质(砷、磷等N型杂质)的注入，使在与栅极长度平行的剖面上所形成的第一底浓度杂质注入区域6变成N型。因此，不必考虑在与栅极长度平行的剖面上的阈值控制用杂质注入区域的存在与否。
其次，在图2(d)所示的工序中，在除去抗蚀膜5之后，使用众所周知的沟渠隔离形成工序，进行以保护绝缘膜3a为屏蔽的干刻，把半导体衬底1的一部分蚀刻到所定的深度为止(例如，250～300nm的深度)，而形成隔离用沟。然后，在半导体衬底1的整个面上利用高密度等离子体法来沉积厚度为600nm的氧化硅膜(HDP-NSG膜)。然后，利用CMP平坦化工序，在除去HDP-NSG膜中位于保护绝缘膜3a上面的部分之后，再分别除去保护绝缘膜3a及底层绝缘膜2a。这样，形成在隔离用沟中埋入HDP-NSG膜的、并且包围活性区域Rac的元件隔离7。之后，进行半导体衬底1的热氧化处理，在半导体衬底1的活性区域Rac上形成由氧化硅膜构成的保护膜8。此时，由于注入到半导体衬底1内的P型杂质(例如硼)发生扩散，因此形成了因第一低浓度杂质注入区域6中的杂质扩散而产生的第一低浓度杂质扩散区域6’。
其次，在图2(e)所示的工序中，在半导体衬底1内进行为控制逻辑用MIS晶体管Ltr的阈值电压的P型杂质(例如硼(B+)或氟化硼(BF2 +))的离子注入(阈值注入)，而在逻辑电路形成区域Rlogc上形成第二低浓度杂质注入区域9。此时，P型杂质的离子注入从实质上与半导体衬底1的主面垂直的方向(倾角小于或等于7°)，以加速能量10～30keV，掺杂量1×1012cm-2～1×1014cm-2为条件进行注入。
在进行这种离子注入之后不久，在存储电路形成区域Rmemo的存储单元MIS晶体管Mtrs的活性区域Rac上，同时存在含有第一导电型杂质硼的、从栅极宽度方向的剖面上的两端延伸并且在中央部相互重叠的两个第一低浓度杂质扩散区域6’和含有实质上均匀浓度的第一导电型杂质硼的第二低浓度杂质注入区域9。
并且，在存储电路形成区域Rmemo的外围用MIS晶体管Mtrl的活性区域Rac，同时存在从栅极宽度方向的剖面上的两端延伸，夹着中央部且相互分离的两个第一低浓度杂质扩散区域6’，和含有实质上均匀浓度的第1电导型杂质硼的第二低浓度杂质注入区域9。
另一方面，在逻辑电路形成区域Rlogc的逻辑用MIS晶体管Ltr的活性区域上，存在含有实质上均匀浓度的第1电导型杂质的硼的第二低浓度杂质注入区域9。
然后，在除去保护膜6之后，通过形成栅极绝缘膜、栅极电极、源极/漏极区域等，在逻辑电路形成区域Rlogc上形成宽栅极宽度的逻辑用MIS晶体管Ltr，而在存储电路形成Rmemo上则形成窄栅极宽度的存储单元MIS晶体管Mtrs和宽栅极宽度的外围用MIS晶体管Mtrl。此时，第二低浓度杂质扩散区域9中的杂质在被活性化的同时发生扩散，形成第二低浓度杂质扩散区域9’(参照图3(a))。
另外，在图2(a)～图2(e)所示的剖面图中，虽然只表示了N沟道型MIS晶体管，但在各个电路中也能够设置P沟道型MIS晶体管。不过，对于P沟道型MIS晶体管，虽然砷等N型杂质被掺杂在阈值控制用杂质扩散区域中，但是在N型杂质的时候，特别是砷的时候，由于被元件隔离用绝缘膜吸入的杂质量不会导致明显的逆窄现象，因此在本实施例中省略了图示。
图3(a)，图3(b)为剖面图，分别示出了由所述工序所形成的半导体器件在与栅极宽度方向平行的剖面上及与栅极长度方向平行的剖面上的构造。在图3(a)，图3(b)中虽然也只示出了N沟道型MIS晶体管，但在各个电路中也能够设置P沟道型MIS晶体管。
如图3(a)，(b)所示，逻辑电路形成区域Rlogc的逻辑用MIS晶体管Ltr含有设置在半导体衬底1上的由厚度为2nm的氧化硅膜所构成的栅极绝缘膜21a、设置在栅极绝缘膜21a上的由多晶硅膜所构成的栅极长是0.1μm的栅极电极22a、覆盖栅极电极22a的侧面的侧壁26a、和位于半导体衬底1内栅极电极22a的两侧的、含有N型杂质的源极/漏极区域23a，和设置在源极/漏极区域23a之间的、含有浓度为7×1017atoms·cm-3的P型杂质的阈值控制用杂质扩散区域24a。这里，源极/漏极区域23a由含有浓度为1×1020atoms·cm-3的N型杂质的延长区域和含有浓度为1×1021atoms·cm-3的N型杂质的高浓度源极/漏极区域所构成。并且，在阈值控制用杂质扩散区域24a存在第二低浓度杂质扩散区域9’，第二低浓度杂质扩散区域9’含有由第二低浓度杂质注入区域9而扩散的、实质上均匀浓度的第1导电型杂质(硼)。
并且，存储电路形成区域Rmemo的存储单元MIS晶体管Mtrs含有设置在半导体衬底1上的由厚度为2nm的硅氧化膜所构成的栅极绝缘膜21b、设置在栅极绝缘膜21b上的由多晶硅膜所构成的栅极长为0.1μm的栅极电极22b、覆盖栅极电极22b的侧面的侧壁26b、和位于半导体衬底1内栅极电极22b的两侧的、含有N型杂质的源极/漏极区域23、和设置在源极/漏极区域23b之间的、含有浓度为9×1017atoms·cm-3的P型杂质的阈值控制用杂质扩散区域24b(包含沟道区域)。这里，源极/漏极区域23b由含有浓度为1×1020atoms·cm-3的N型杂质的延长区域和含有浓度为1×1021atoms·cm-3的N型杂质的高浓度源极/漏极区域所构成。并且，在阈值控制用杂质扩散区域24b上，同时存在两个第一低浓度杂质扩散区域6’和一个第二低浓度杂质扩散区域9’。而两个第一低浓度杂质扩散区域6’含有第1导电型杂质硼，从栅极宽度方向的剖面的两端延伸，在中央部相互重叠。第二低浓度杂质扩散区域9’则含有实质上均匀浓度的第1导电型杂质硼。
并且，存储电路形成区域Rmemo的外围用MIS晶体管Mtrl含有设置在半导体衬底1上的由厚度为2nm的硅氧化膜所构成的栅极绝缘膜21c、设置在栅极绝缘膜21c上的由多晶硅膜所构成的栅极长为0.1μm的栅极电极22c、覆盖栅极电极22c的侧面的侧壁26c、和位于半导体衬底1内栅极电极22c的两侧的、含有N型杂质的源极/漏极区域23c、和设置在源极/漏极区域23c之间的、含有浓度为7×1017atoms·cm-3的P型杂质的阈值控制用杂质扩散区域24c。这里，源极/漏极区域23c由含有浓度为1×1020atoms·cm-3的N型杂质的延长区域和含有浓度为1×1021atoms·cm-3的N型杂质的高浓度源极、漏极区域所构成。并且，在阈值控制用杂质扩散区域24c中，同时存在从栅极宽度方向的剖面的两端延伸的，夹着中央部并且相互分离的两个第一低浓度杂质注入区域6’和含有实质上均匀浓度的第一导电型杂质硼的第二低浓度杂质注入区域9’。不过，第一低浓度杂质注入区域6’的面积因为与阈值控制用杂质扩散区域24c全体的面积相比非常小，因此可以认为阈值控制用杂质扩散区域24c的杂质浓度和逻辑用MIS晶体管的阈值控制用杂质扩散区域24a的杂质浓度实质上几乎相同。
而且，若将各个MIS晶体管的阈值控制用杂质扩散区域24a、24b、24c进行比较的话，由于存储电路形成区域Rmemo的存储单元MIS晶体管Mtrs的阈值控制用杂质扩散区域24b的P型杂质的浓度，是相互重叠的两个第一低浓度杂质扩散区域6’和第二低浓度杂质扩散区域9’的各杂质浓度的合计，因此含有比逻辑用MIS晶体管Ltr的阈值控制用杂质扩散区域24a和外围用MIS晶体管Mtrl的阈值控制用杂质扩散区域24c的浓度更高的P型杂质。
一般情况下，在半导体器件的制造工序中，每次进行如图2(d)所示的热氧化工序，以及之后的为了形成栅极绝缘膜的热氧化工序，或是根据需要而进行杂质扩散的热处理(RTA)等时，阈值控制用杂质扩散区域24a～24c中的硼会被元件隔离7的氧化硅膜吸入。结果，特别是窄栅极宽度(也就是说面积小)的存储单元MIS晶体管Mtrs的阈值控制用杂质扩散区域24b中的硼浓度的下降比例与宽栅极宽度的其他的MIS晶体管Ltr、Mtrl的阈值控制用杂质扩散区域24a、24c中的硼浓度下降比例相比要大。
但是，在本实施例的半导体器件的制造方法中，在图2(c)所示的工序中利用倾斜离子注入，在将形成存储单元MIS晶体管Mtrs的区域上，通过从两个相反的方向的离子注入来形成两个相互重叠的第一低浓度杂质注入区域6。因此，在图2(e)所示的工序中，对于逻辑电路形成区域Rlogc及存储电路形成区域Rmemo，在相同的条件下形成第二低浓度杂质注入区域9时，存储单元MIS晶体管Mtrs的与栅极宽度方向平行的剖面上的活性区域Rac就比逻辑用MIS晶体管及与外围用MIS晶体管Mtrl的与栅极宽度方向平行的剖面上的各活性区域Rac含有更高的杂质浓度。因此，即使在这之后的热处理使杂质扩散后，在图3(a)，图3(b)所示的状态下，即使考虑了要素分离7对硼的吸收，在存储单元MIS晶体管Mtrs的阈值控制用杂质扩散区域24b中的杂质浓度也和逻辑用MIS晶体管Ltr、外围用MIS晶体管Mtrl的各个阈值控制用杂质扩散区域24a，24c的杂质浓度相同或者比它们还高。因此，在本实施例的半导体器件中，可以补偿在热处理时因硼被吸入元件隔离分离用绝缘膜而引起的阈值控制用杂质扩散区域24b的浓度下降，而抑制阈值电压的降低。
用现有的技术，可以使逻辑用MIS晶体管Ltr的阈值控制用杂质扩散区域24a的杂质注入量和存储单元MIS晶体管Mtrs及外围用MIS晶体管Mtrl的各个杂质扩散区域24b、24c的杂质注入量不同。但是，很难使存储单元MIS晶体管Mtrs及外围用MIS晶体管Mtrl的各个杂质扩散区域24b，24c的杂质注入量不同。对于存储单元MIS晶体管Mtrs及外围用MIS晶体管Mtrl的各个杂质扩散区域24b，24c，使用个别的注入屏蔽进行掺杂量不同的离子注入，则可能会因两者太接近而实际上导致各种不良现象。
针对这一问题，在本实施例中，着眼于存储单元MIS晶体管Mtrs的栅极宽度比逻辑用MIS晶体管Ltr及外围用MIS晶体管Mtrl的栅极宽度小很多这一事实，在图2(c)所示的工序中，利用以保护绝缘膜3a为共同注入屏蔽的倾斜离子注入，在将要形成窄栅极宽度的存储单元MIS晶体管Mtrs的区域上，借助从相反方向的离子注入来形成两个相互重叠的第一低浓度杂质注入区域6。因此，即使不用个别的注入屏蔽进行离子注入，也能使在存储单元MIS晶体管Mtrs的与栅极宽度方向平行的剖面上的活性区域Rac的杂质浓度高于在外围用MIS晶体管Mtrl的与栅极宽度方向平行的剖面上的活性区域Rac的杂质浓度。因此，可以发挥上述作用。
图4示出了本实施例的半导体器件中的各个MIS晶体管的栅极宽度和阈值电压的关系。从图4可知，存储电路形成区域Rmemo的存储单元晶体管Mtrs的阈值电压和逻辑用晶体管Ltr的阈值电压，在栅极宽度大于或等于0.3μm时相同。然而，当栅极宽度不满0.3μm时，逻辑电路形成区域Rlogc的MIS晶体管的阈值电压则是栅极宽度越窄，阈值电压越低。这个现象可以被认为是因为硼被构成元件隔离7的氧化硅膜所吸收而引起的。另一方面，在存储电路形成区域Rmemo上，由于栅极宽度越窄图2(c)所示的两个第一低浓度杂质注入领域6的重叠范围变得越大，因此栅极宽度越窄，越会增大杂质的注入量。而且，在存储电路区域Rmemo上，由于栅极宽度的缩小所引起的阈值控制用杂质(硼)的注入量的增大和被要素分离7所吸收的硼的吸收量相互抵消，因此可以抑制阈值电压的下降。换句话说，在本实施例的半导体器件中，当栅极宽度小于0.3μm时，存储电路形成区域Rmemo的MIS晶体管的阈值电压和逻辑电路形成区域Rlogc的MIS晶体管的阈值电压之差，随栅极宽度变窄而变大。
这样一来，如图4所示，在根据本实施例的工序而形成的半导体器件中，可以使逻辑用MIS晶体管Ltr、存储单元MIS晶体管Mtrs以及外围用MIS晶体管Mtrl的阈值电压保持几乎相同。因此，在抑制宽栅极宽度的外围用MIS晶体管的阈值电压上升的同时，也防止了窄栅极宽度存储单元MIS晶体管中的逆窄现象。
但是，如图4所示，当栅极宽度小于或等于0.1μm时，虽然可以观察到由于元件隔离7对硼的吸入等而引起的阈值电压的下降，但是对由于栅极宽度的变化而引起的阈值电压的变化模式，则有可能通过调整图2(c)所示的离子注入工序中的离子注入的方向与半导体衬底1的主面垂直的方向之间的角度得到改变。
在所述实施例中，在图2(c)所示的工序下，通过离子注入，使两个第一低浓度杂质注入区域6在与栅极方向平行的剖面上的活性区域Rac的中央部相互重叠。如果那时两个第一低浓度杂质注入区域6相互接触的话，则在半导体器件的制造工序结束时，会由于从两个低浓度杂质注入区域6扩散的杂质存在其中的两个第一低浓度杂质注入区域6’相互重叠，能够发挥本发明的效果。不过，在整个半导体器件的制造工序结束时，在栅极电极的下方，阈值控制用杂质扩散区域24b的杂质浓度尽可能是均匀的。虽然因半导体器件的种类不同热处理条件也不同，但一般在栅极电极的下方，为使阈值控制用杂质扩散区域24b的杂质浓度均匀，在图2(c)所示工序中，最好使两个第一低浓度杂质注入区域6相互重叠，这样就没有必要使之后的热处理条件复杂化。
在进行图2(c)所示的离子注入时，尽可能在与栅极宽度方向平行的剖面上，从与半导体衬底1的主面的垂直方向成10°～30°角的倾斜方向进行。并且，图2(c)所示的离子注入一般是以加速电压(注入能量)5keV～30keV，掺杂量1×1012atoms·cm-3～1×1014atoms·cm-3为条件注入的。
而且，保护绝缘膜3a的厚度最好是在5nm～30nm的范围内。
发明的效果
根据本发明，为控制拥有窄栅极宽度的MIS晶体管的阈值，通过使用为了形成分离用沟的蚀刻屏蔽来进行大倾角的离子注入，使在与栅极宽度方向平行的剖面上的活性区域的中央部形成了相互接触的两个低浓度杂质注入区域，因此可以很容易地控制含有易产生逆窄现象那么窄的窄栅极宽度的MIS晶体管的阈值电压。
Claims (9)
1、一种半导体器件，其包括：
拥有第一活性区域和第二活性区域的半导体衬底；
第一MIS晶体管，其被设置在所述第一活性区域中，具备第一栅极宽度的第一栅电极和形成在该第一栅电极的侧方的第一源极/漏极区域；以及
第二MIS晶体管，其被设置在所述第二活性区域中，具备第二栅极宽度比所述第一栅电极宽度大的第二栅电极、和形成在该第二栅电极侧方的第2源极/漏极区域，
在位于所述第一栅电极的下方的部分的所述第一活性区域，形成第一阈值电压控制用杂质扩散区域，该第一阈值电压控制用杂质扩散区域拥有自所述第一栅电极的栅极宽度方向的两端部开始延伸、在中央部互相接触的两个第一杂质扩散区域，
在位于所述第二栅电极的下方的部分的所述第二活性区域，形成第二阈值电压控制用杂质扩散区域，该第二阈值电压控制用杂质扩散区域拥有自所述第二栅电极的栅极宽度方向的两端部开始延伸、且隔着中央部互相分离的两个第二杂质扩散区域。
2、根据权利要求第1项所述的半导体器件，其特征在于：
所述第一MIS晶体管的所述第一阈值电压控制用杂质扩散区域，在位于所述第一栅电极下方的部分的所述第一活性区域中，还含有第三杂质扩散区域，该第三杂质扩散区域具有在所述第一栅电极的栅极宽度方向实质上均匀的杂质浓度。
3、根据权利要求1或2所述的半导体器件，其特征在于：
所述第二MIS晶体管的所述第二阈值电压控制用杂质扩散区域，在位于所述第二栅电极下方的部分的所述第二活性区域中，还含有第四杂质扩散区域，该第四杂质扩散区域具有在所述第二栅电极的栅极宽度方向实质上均匀的杂质浓度。
4、根据权利要求1所述的半导体器件，其特征在于：
所述半导体衬底含有第三活性区域；
在所述第三活性区域中设置第三MIS晶体管，该第三MIS晶体管拥有第三栅极宽度比所述第一栅极宽度大的第三栅电极、和形成在该第三栅电极的侧方的第三源极/漏极区域；
所述第三MIS晶体管，在位于所述第三栅电极下方的部分的所述第三活性区域中，具备第三阈值电压控制用杂质扩散区域，该第三阈值电压控制用杂质扩散区域具有在所述第三栅电极的栅极宽度方向杂质浓度实质上均匀的第五杂质扩撒区域。
5、根据权利要求4所述的半导体器件，其特征在于：
所述半导体器件含有拥有存储单元区域以及外围电路的SRAM和逻辑电路；
所述第一MIS晶体管是配置在所述SRAM的存储单元区域上的存储单元晶体管；
所述第二MIS晶体管是配置在前述SRAM的外围电路的外围用晶体管；所述第三MIS晶体管是配置在前述逻辑电路上的逻辑用MIS晶体管。
6、一种半导体器件的制造方法，其特征在于：
包括：
工序a，在半导体衬底上形成保护绝缘膜，其覆盖用于形成第一MIS晶体管的第一活性区域和用于形成第二MIS晶体管的第二活性区域，并且在位于包围所述第一活性区域和所述第二活性区域的元件分离形成区域的上方的部分具有开口，所述第一MIS晶体管具备第一栅极宽度的第一栅电极，所述第二MIS晶体管具备第二栅极宽度比所述第一栅极宽度大的第二栅电极；
工序b，以所述保护绝缘膜为屏蔽，从相对垂直于所述半导体衬底的主面的方向、在栅极宽度方向互相向相反方向倾斜10°～30°后的两个方向，对所述第一活性区域和第二活性区域进行第一阈值电压控制用杂质的离子注入；
工序c，在所述工序b之后，以所述保护绝缘膜为屏蔽，对所述半导体衬底进行蚀刻加工，在形成了分别围绕所述第一活性区域和所述第二活性区域的元件隔离用沟之后，在所述元件隔离用沟内埋入绝缘膜，形成元件隔离；和
工序d，在所述第一活性区域上，形成第一栅极绝缘膜和所述第一栅电极，且在所述第一活性区域中的所述第一栅电极的侧方形成第一源极/漏极区域，在所述第二活性区域上形成第二栅极绝缘膜和所述第二栅电极，且在所述第二活性区域中的所述第二栅电极的侧方形成第二源极/漏极区域，
在所述工序b中，在位于所述第一MIS晶体管中的所述第一栅电极下方的部分的所述第一活性区域，形成自所述第一栅电极的栅极宽度方向的两端部开始延伸、在中央部互相接触的两个第一杂质扩散区域，且在位于所述第二栅电极下方的部分的所述第二活性区域，形成自所述第二栅电极的栅极宽度方向的两端部开始延伸且隔着中央部互相分离的两个第二杂质扩散区域。
7、根据权利要求6所述的半导体器件的制造方法，其特征在于：
在所述工序c和所述工序d之间，还包括：除去所述保护绝缘膜的工序e；和在所述工序e之后，对所述第一活性区域和所述第二活性区域，自垂直于所述半导体衬底的主面的方向进行第二阈值电压控制用杂质的离子注入的工序f，
在所述工序f中，在位于所述第一栅电极的下方的部分的所述第一活性区域，形成杂质浓度实质上均匀的第三杂质扩撒区域，且在位于所述第二栅电极下方的部分的所述第二活性区域，形成杂质浓度实质上均匀的第四杂质扩撒区域。
8、根据权利要求7所述的半导体器件的制造方法，其特征在于：
在所述工序a中形成所述保护绝缘膜，该保护绝缘膜覆盖着用于形成第三MIS晶体管的第三活性区域，在位于包围所述第三活性区域的元件分离形成区域的上方的部分具有开口，所述第三MIS晶体管具备第三栅极宽度比所述第一栅极宽度大的第三栅电极；
在所述工序b中，在形成至少覆盖所述第三活性区域的抗蚀掩膜之后，再以所述保护绝缘膜及所述抗蚀掩膜为屏蔽，进行所述第一阈值电压控制用杂质的离子注入；
在所述工序c中，在除去所述抗蚀掩膜之后，形成围绕所述第三活性区域的所述元件隔离用沟及元件隔离区域；
在所述d工序中，在所述第三活性区域上形成第三栅极绝缘膜和所述第三栅电极，并且在所述第三活性区域中的所述第三栅极电极的侧方形成第三源极/漏极；
在所述工序f中，通过对位于所述第三栅电极的下方的部分的所述第三活性区域进行所述阈值控制用杂质的离子注入，形成杂质浓度实质上均匀的第五杂质注入区域。
9、根据权利要求8所述的半导体器件的制造方法，其特征在于：
将配置在SRAM的存储单元区域上的存储单元晶体管作为所述第一MIS晶体管形成；
将配置在所述SRAM外围电路中的外围用晶体管作为所述第二MIS晶体管形成；
将配置在逻辑电路中的逻辑用MIS晶体管作为所述第三MIS晶体管形成。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070516 Termination date: 20130113 |