DE10211335A1

DE10211335A1 - SRAM-Speicherzelle, Speicherzellen-Anordnung und Verfahren zum Herstellen einer Speicherzellen-Anordnung

Info

Publication number: DE10211335A1
Application number: DE10211335A
Authority: DE
Inventors: Thomas Schulz; Christian Dr. Pacha; Johannes R. Dr. Luyken; Erhard Landgraf
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-14
Filing date: 2002-03-14
Publication date: 2005-06-09
Also published as: US6882007B2; US20040099902A1

Abstract

Die Erfindung betrifft eine SRAM-Speicherzelle, eine Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Speicherzellen-Anordnung. Die SRAM-Speicherzelle hat sechs Vertikal-Transistoren, von denen vier als Flip-Flip-Transistoren und zwei als Schalt-Transistoren verschaltet sind, wobei vier der Vertikal-Transistoren an Ecken der rechteckigen Grundfläche angeordnet sind.

Description

Die Erfindung betrifft eine SRAM-Speicherzelle, eine Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Speicherzellen-Anordnung.
In der herkömmlichen Silizium-Mikroelektronik werden üblicherweise horizontal ausgebildete MOSFETs ("Metal Oxide Semiconductor Field Effect Transistor") verwendet, bei denen die Oberfläche eines Substrats, auf bzw. in dem der MOSFET ausgebildet ist, parallel zu einer darauf angeordneten Gateoxid-Schicht und parallel zu einer auf der Gateoxid-Schicht angeordneten Gate-Elektrode orientiert ist. Um eine weitere Miniaturisierung in der Silizium-Mikrotechnologie zu erreichen, werden Anstrengungen unternommen, einen vertikal geschichteten Transistor auszubilden, d.h. einen Transistor, bei dem die Gateoxid-Schicht im Wesentlichen senkrecht zu der Oberfläche des Substrats, auf bzw. in dem der Vertikaltransistor ausgebildet ist, angeordnet ist.

Ein Verfahren zum Herstellen von Vertikaltransistoren ist beispielsweise aus [1] bekannt und wird im Weiteren bezugnehmend auf 1A und 1B beschrieben.

In 1A ist ein Vertikaltransistor 100 gezeigt. Auf einem n-dotierten Substrat 101 ist ein n-dotierter Source-Bereich 102 aufgebracht. Auf dem n-dotierten Source-Bereich 102 ist ein p-dotierter Zwischenbereich 103 aufgebracht. Auf dem p-dotierten Zwischenbereich 103 ist ein n-dotierter Drain-Bereich 104 aufgebracht. Mit anderen Worten sind sowohl Source- als auch Drain-Bereich gemäß der in 1A gezeigten Konzeption als parallel zu der Substrat-Oberfläche ausgebildete Schichten realisiert. Orthogonal zu der Oberfläche des n-dotierten Substrats 101 ist, wie in 1A gezeigt, eine Gateoxid-Schicht 105 aufgebracht, die sich in vertikaler Richtung entlang dem n-dotierten Source-Bereich 102, dem p-dotierten Zwischenbereich 103 und dem n-dotierten Drain-Bereich 104 erstreckt. Seitlich auf der Gateoxid-Schicht 105 abgesetzt ist eine Gate-Elektrode 106.

Ferner ist in 1B ein auch in 1A gekennzeichneter vergrößerter Abschnitt 110 gezeigt. In diesem ist dargestellt, dass der n-dotierte Source-Bereich 102, der p-dotierte Zwischenbereich 103 und der n-dotierte Drain-Bereich 104 als zueinander und zu der Oberfläche des n-dotierten Substrats 101 parallele Schichten ausgebildet sind, wohingegen die Gateoxid-Schicht 105 in vertikaler Richtung zu den Schichten 101 bis 104 verläuft.

Die Funktionalität des Vertikaltransistors 100 beruht darauf, dass, wie bei herkömmlichen MOSFETs auch, ein elektrisch leitfähiger Kanal zwischen dem Source-Bereich 102 und dem Drain-Bereich 104 erzeugt wird, indem die Gate-Elektrode 106 auf ein geeignetes elektrisches Potential gebracht wird. Dieser elektrisch leitfähige Kanal ist in 1A und 1B schematisch als gestrichelte Linie 111 eingezeichnet. Wird an die Gate-Elektrode 106 eine geeignete elektrische Spannung angelegt, so wird dadurch ein leitender Kanal 111 erzeugt, so dass ein Stromfluss zwischen dem n-dotierten Source-Bereich 102 und dem n-dotierten Drain-Bereich 104 ermöglicht ist. Daher erfüllt der Vertikaltransistor 100 die Funktionalität eines MOSFETs.

Ein Vertikaltransistor weist gegenüber der Planartechnik den Vorteil auf, dass in der Ebene des Substrats der vertikale Transistor einen geringeren Flächenbedarf hat. Mit anderen Worten lässt sich mit Vertikaltransistoren eine höhere Integrationsdichte von Transistoren pro Substrat-Oberfläche erreichen als mit horizontalen Transistoren. Unter Verwendung von Transistoren verringerter Dimension sind Schaltelemente mit verkürzten Schaltzeiten erreichbar, da auch die Länge des leitenden Kanals verkürzbar ist.

Ein wichtiges Anwendungsgebiet von MOSFETs sind die sogenannten SRAM-Speicher ("static random access memory"). Darunter ist ein statischer Halbleiterspeicher zu verstehen, dessen Speicherinhalt im Gegensatz zu einem dynamischen RAM ("dynamic random access memory") nicht dauernd neu aufgefrischt werden muss. Erst wenn eine Versorgungsspannung abgeschaltet wird, geht der in einem statischen RAM gespeicherte Informationsgehalt verloren. Statische RAMs werden aufgrund ihrer hohen Schnelligkeit (Schreib- bzw. Lesezeiten) beispielsweise in Cache-Speichern eingesetzt.

Es sind zwei wichtige Konzepte von SRAM-Speicherzellen bekannt: Gemäß einem ersten Konzept werden vier MOSFETs und zwei ohmsche Widerstände miteinander derart verschaltet, dass unter Verwendung eines oberen Referenzpotentials V_dd und eines unteres Referenzpotentials V_ss an zwei Knoten der SRAM-Speicherzelle die zu speichernde Information und die dazu komplementäre Information gespeichert wird. Gemäß einem alternativen Konzept wird dieses Ziel mittels sechs Transistoren erreicht, die derart zwischen ein oberes Referenzpotential V_dd und ein unteres Referenzpotential V_ss verschaltet sind, dass dadurch einer von zwei Speicherknoten mit der zu speichernden Information belegt werden kann, wohingegen an dem anderen Speicherknoten der dazu komplementäre Informationsgehalt gespeichert wird.

Es werden vielfach Anstrengungen unternommen, den Platzbedarf einer SRAM-Speicherzelle auf einer SRAM-Speicherzellen-Anordnung zu verringern. Einen Überblick über den technologischen Stand geben beispielsweise [2], [3]. Diesen Dokumenten ist zu entnehmen, dass eine SRAM-Speicherzelle mit einem Platzbedarf von 64F² bzw. 85F² bekannt ist. Dabei ist F die kleinstmögliche Strukturdimension, die mit einer zur Verfügung stehenden Technologie erreichbar ist.

Beispielsweise entspricht in einer Technologie, bei der Strukturen einer Größe von 100nm ausbildbar sind, ein Flächenbedarf von 1F² einer Grundfläche von 100nm × 100nm.

Allerdings besteht ein Bedürfnis, aufgrund der zunehmenden Anforderungen an kostengünstigen und ein hohes Speichervolumen aufweisende Massenspeichern, den Platzbedarf einer SRAM-Speicherzelle auf bzw. in einem Oberflächenbereich eines Substrats weiter zu verkleinern.

In 2 ist schematisch eine aus [4] bekannte Speicherzellen-Anordnung 200 gezeigt.

Eine SRAM-Speicherzelle 201 der Speicherzellen-Anordnung 200 ist eine Anordnung von miteinander verschalteten Vertikaltransistoren auf der Oberfläche eines Substrats, wobei im Vergleich zu den Konzepten aus [2], [3] eine Verringerung des Platzbedarfs einer SRAM-Speicherzelle auf der Oberfläche eines Halbleiter-Substrats erreicht ist.

Die in 2 gezeigte Speicherzellen-Anordnung 200 weist eine Vielzahl von Vertikaltransistoren 203 auf. Die Speicherzellen-Anordnung 200 enthält eine Mehrzahl von SRAM-Speicherzellen 201, von denen in 2 nur eine explizit gezeigt ist. Die SRAM-Speicherzelle 201 ist auf einer achteckigen Grundfläche 202 ausgebildet. Es ist anzumerken, dass die Speicherzellen-Anordnung 200 aus 2 lediglich schematisch gezeigt ist, so dass nicht alle Komponenten einer Speicherzellen-Anordnung in 2 gezeigt sind (beispielsweise fehlen Bit-Leitungen und Wort-Leitungen). Ferner ist die Verschaltung der Vertikaltransistoren miteinander in 2 nicht dargestellt.

Die in 2 gezeigte SRAM-Speicherzelle 201 auf der achteckigen Grundfläche 202 weist den Nachteil auf, dass in bestimmten Fällen die vorhandene Oberfläche des Silizium-Substrats nicht optimal ausgenutzt ist. So können sich insbesondere Probleme mit einer SRAM-Speicherzelle 201 auf einer achteckigen Grundfläche 202 ergeben, wenn eine solche SRAM-Speicherzelle 201 bzw. eine Speicherzellen-Anordnung 200 mit integrierten Bauelementen eines Logikschaltkreises gekoppelt werden soll.

Der Erfindung liegt das Problem zugrunde, eine SRAM-Speicherzelle zu schaffen, bei der die zu Verfügung stehende Substrat-Oberfläche effizienter ausgenutzt ist und bei der eine Kopplung mit weiteren Schaltkreis-Elementen bzw. mit weiteren SRAM-Speicherzellen mit einer erhöhten Packungsdichte realisierbar ist.

Das Problem wird durch eine SRAM-Speicherzelle, eine Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Speicherzellen-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Erfindungsgemäß ist eine SRAM-Speicherzelle mit sechs Vertikaltransistoren, von denen vier als Flip-Flop-Transistoren und zwei als Schalt-Transistoren verschaltet sind, bereitgestellt, wobei vier der Vertikaltransistoren an Ecken der rechteckigen Grundfläche angeordnet sind.

Mit einer rechteckigen Grundfläche einer SRAM-Speicherzelle ist ein optimales Ausnutzen der Siliziumoberfläche ermöglicht.

Ferner ist erfindungsgemäß eine Speicherzellen-Anordnung mit einer Mehrzahl von SRAM-Speicherzellen mit den oben genannten Merkmalen bereitgestellt.

Eine Mehrzahl von SRAM-Speicherzellen mit einer jeweils rechteckigen Grundfläche können daher bei der erfindungsgemäßen Speicherzellen-Anordnung in zwei Dimensionen so angeordnet werden, dass der Flächenverlust zwischen benachbarten SRAM-Speicherzellen sehr gering ist. Daher ist eine platzsparende Anordnung von SRAM-Speicherzellen mit einer hohen Packungsdichte erreichbar.

Ferner ist erfindungsgemäß ein Verfahren zum Herstellen einer Speicherzellen-Anordnung bereitgestellt, bei dem eine SRAM-Speicherzelle ausgebildet wird, indem sechs Vertikaltransistoren, von denen vier als Flip-Flop-Transistoren und zwei als Schalt-Transistoren verschaltet sind, auf einer rechteckigen Grundfläche ausgebildet werden, wobei vier der Vertikaltransistoren an Ecken der rechteckigen Grundfläche angeordnet werden.

Mit dem erfindungsgemäßen Verfahren wird mit geringem Aufwand eine SRAM-Speicherzelle mit den oben genannten Merkmalen erhalten.

Im Weiteren werden Ausgestaltungen der SRAM-Speicherzelle beschrieben.

Bei der erfindungsgemäßen SRAM-Speicherzelle kann die rechteckige Grundfläche in einen ersten und einen zweiten rechteckigen Teilbereich aufgeteilt sein, wobei die Flip-Flop-Transistoren an den Ecken (bzw. in den Eckbereichen) des ersten rechteckigen Teilbereichs angeordnet sind und wobei die Schalt-Transistoren an den beiden Ecken (bzw. in den beiden Eckbereichen) des zweiten Teilbereichs angeordnet sind, die auch Ecken des rechteckigen Oberflächenbereichs sind.

Die beschriebene Anordnung der vier Flip-Flop-Transistoren und der zwei Schalt-Transistoren einer SRAM-Speicherzelle gemäß dem Sechs-Transistor-Prinzip einer SRAM-Speicherzelle ermöglicht eine besonders platzsparende Anordnung von Bit- und Wort-Leitungen (siehe Beschreibung des Layouts unten).

Die rechteckige Grundfläche der SRAM-Speicherzelle kann insbesondere quadratisch sein.

Gemäß einem bevorzugten Ausführungsbeispiel ist die Seitenlänge der quadratischen Grundfläche der SRAM-Speicherzelle das sechsfache der kleinstmöglichen erreichbaren Strukturdimension F.

Mit anderen Worten ist erfindungsgemäß eine SRAM-Speicherzelle mit einem Platzbedarf von 36F² auf der Oberfläche eines Substrats bereitgestellt, die erhalten werden kann, wenn der Flächenbedarf eines Vertikaltransistors 4F² ist. Bei Transistoren mit geringerem Flächenbedarf als 4F² kann dementsprechend eine weiter verringerte Grundfläche der SRAM-Speicherzelle erreicht werden. Das erfindungsgemäße Layout mit sechs in einem Abstand voneinander angeordneten Vertikaltransistoren und den zugehörigen Kontaktierungen (siehe Beschreibung unten) stellt ein besonders günstiges Layout dar, das zu einem Platzbedarf pro SRAM-Speicherzelle von 36F² führt. Eine weitere Verbesserung ist möglich, wenn integrierte Schaltungskomponenten (Transistoren oder Kontaktlöcher) eingespart werden oder wenn deren minimaler Flächenbedarf auf unter 4F² verringert wird.

Vorzugsweise sind zumindest ein Teil der Transistoren der SRAM-Speicherzelle Feldeffekt-Transistoren oder Bipolar-Transistoren.

Häufig werden als Transistoren für eine SRAM-Speicherzelle Feldeffekt-Transistoren, insbesondere MOSFETs verwendet. Erfindungsgemäß können alternativ oder ergänzend Bipolar-Transistoren verwendet werden, die ebenfalls mit vertretbarem Aufwand als integrierte Schaltkreiselemente ausgebildet werden können. Ferner können sowohl die Feldeffekt-Transistoren als auch die Bipolar-Transistoren der erfindungsgemäßen SRAM-Speicherzelle als Transistoren des p- Leitungstyps oder des n-Leitungstyps ausgebildet werden. Feldeffekt-Transistoren und Bipolar-Transistoren sind billige, weit verbreitete und mit geringem Aufwand ausbildbare integrierte Schaltkreiselemente, die flexibel auf die Bedürfnisse des Einzelfalls zum Ausgestalten der erfindungsgemäßen SRAM-Speicherzelle anpassbar sind.

Im Weiteren wird die erfindungsgemäße Speicherzellen-Anordnung, die eine Mehrzahl erfindungsgemäßer SRAM-Speicherzellen aufweist, näher beschrieben. Ausgestaltungen der SRAM-Speicherzelle gelten auch für die SRAM-Speicherzellen aufweisende Speicherzellen-Anordnung.

Die erfindungsgemäße Speicherzellen-Anordnung weist vorzugsweise eine elektrisch leitfähige Wort-Leitung auf, die mit den Gate-Bereichen der Schalt-Transistoren elektrisch verbunden ist. Vorzugsweise weist die Speicherzellen-Anordnung eine erste und eine zweite elektrisch leitfähige Bit-Leitung auf, von denen die erste mit dem ersten Source/Drain-Bereich eines ersten Schalt-Transistors und von denen die zweite mit dem ersten Source-/Drain-Bereich eines zweiten Schalt-Transistors gekoppelt ist.

Gemäß einer vorteilhaften Ausgestaltung ist bei der erfindungsgemäßen Speicherzellen-Anordnung der zweite Source-/Drain-Bereich des ersten Schalt-Transistors mit den ersten Source-/Drain-Bereichen eines ersten und eines dritten Flip-Flop-Transistors sowie mit den Gate-Bereichen eines zweiten und eines vierten Flip-Flop-Transistors elektrisch verbunden.

Der zweite Source-/Drain-Bereich des zweiten Schalt-Transistors kann mit den ersten Source-/Drain-Bereichen des zweiten und des vierten Flip-Flop-Transistors sowie mit den Gate-Bereichen des ersten und des dritten Flip-Flop-Transistors elektrisch verbunden sein.

Ferner kann die Speicherzellen-Anordnung ein erstes Referenzpotential aufweisen, das an die zweiten Source-/Drain-Bereiche des ersten und des zweiten Flip-Flop-Transistors angelegt ist. Ferner kann die Speicherzellen-Anordnung ein zweites Referenzpotential aufweisen, das an die zweiten Source-/Drain-Bereiche des dritten und des vierten Flip-Flop-Transistors angelegt ist.

Insbesondere kann das erste Referenzpotential mittels einer Versorgungsspannungsquelle definiert sein. Das zweite Referenzpotential kann ein Massepotential sein.

Bei einer SRAM-Speicherzelle der Speicherzellen-Anordnung können der erste und der zweite Flip-Flop-Transistor an Ecken der rechteckigen Grundfläche angeordnet sein.

Vorzugsweise verlaufen die erste und die zweite Bit-Leitung im Wesentlichen senkrecht zu der Wort-Leitung, und vorzugsweise verlaufen die erste und die zweite Bit-Leitung zueinander im Wesentlichen parallel.

Die rechteckige Grundfläche einer SRAM-Speicherzelle der erfindungsgemäßen Speicherzellen-Anordnung kann ein elektrisch isolierender Bereich sein.

Bei der Speicherzellen-Anordnung kann in einer ersten Ebene oberhalb der rechteckigen Grundfläche ein erstes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des ersten Schalt-Transistors mit den ersten Source-/Drain-Bereichen des ersten und des dritten Flip-Flop-Transistors und ein zweites Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des zweiten Schalt-Transistors mit den ersten Source-/Drain-Bereichen des zweiten und des vierten Flip-Flop-Transistors ausgebildet sein.

In einer zweiten Ebene oberhalb der ersten Ebene kann ein erster Teil eines dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit der Wort-Leitung, ein viertes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des ersten Schalt-Transistors mit den Gate-Bereichen des zweiten und des vierten Flip-Flop-Transistors und ein fünftes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des zweiten Schalt-Transistors mit den Gate-Bereichen des ersten und des dritten Flip-Flop-Transistors ausgebildet sein.

Ferner kann an einer dritten Ebene oberhalb der zweiten Ebene ein zweiter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit der Wort-Leitung, ein erster Teil eines sechsten Kopplungsmittels zum elektrischen Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit den Bit-Leitungen, ein siebtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des ersten und des zweiten Flip-Flop-Transistors mit dem ersten Referenzpotential und ein achtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des dritten und des vierten Flip-Flop-Transistors mit dem zweiten Referenzpotential ausgebildet sein.

Bei der erfindungsgemäßen Speicherzellen-Anordnung kann ferner in einer vierten Ebene oberhalb der dritten Ebene ein dritter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit der Wort-Leitung, ein zweiter Teil des sechsten Kopplungsmittels zum elektrischen Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit den Bit-Leitungen und die erste Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des ersten Schalt-Transistors, und die zweite Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des zweiten Schalt-Transistors, ausgebildet sein.

Darüber hinaus kann in einer fünften Ebene oberhalb der vierten Ebene ein vierter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche des Schalt-Transistors mit der Wort-Leitung und die Wort-Leitung, gekoppelt mit den Gate-Bereichen des ersten und des zweiten Schalt-Transistors, ausgebildet sein.

Mittels der beschriebenen Ausgestaltungen der erfindungsgemäßem Speicherzellen-Anordnung ist ein besonders vorteilhaftes Layout geschaffen, bei dem sowohl die SRAM-Speicherzellen als auch die Kopplungsmittel zum Koppeln der Transistoren der SRAM-Speicherzelle platzsparend verschaltet sind. Insbesondere sind diejenigen Komponenten, die für eine Mehrzahl von SRAM-Speicherzellen gemeinsam ausgebildet sind, beispielsweise die Wort- und Bit-Leitungen, besonders effizient ausgestaltet. Dadurch ist eine hohe Packungsdichte von SRAM-Speicherzellen einer Speicherzellen-Anordnung und eine funktionsgerechte elektrische Ansteuerbarkeit der SRAM-Speicherzellen und deren Komponenten in einer Speicherzellen-Anordnung ermöglicht.

Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen der erfindungsgemäßen Speicherzellen-Anordnung näher beschrieben. Ausgestaltungen der Speicherzellen-Anordnung gelten auch für das Verfahren zum Herstellen der Speicherzellen-Anordnung.

Gemäß einer bevorzugten Weiterbildung des erfindungsgemäßen Verfahrens werden auf der in einen ersten und in einen zweiten rechteckigen Teilbereich aufgeteilten rechteckigen Grundfläche der SRAM-Speicherzelle die Flip-Flop-Transistoren an den Ecken (bzw. in den Eckbereichen) des ersten rechteckigen Teilbereichs ausgebildet und die Schalt-Transistoren an den beiden Ecken (bzw. in den Eckbereichen) des zweiten Teilbereichs ausgebildet, die auch Ecken (bzw. Eckbereiche) der rechteckigen Grundfläche sind.

Ferner können in einer ersten Ebene oberhalb der rechteckigen Grundfläche ein erstes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs eines ersten Schalt-Transistors mit den ersten Source-/Drain-Bereichen eines ersten und eines dritten Flip-Flop-Transistors und ein zweites Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs eines zweiten Schalt-Transistors mit den ersten Source-/Drain-Bereichen eines zweiten und eines vierten Flip-Flop-Transistors ausgebildet werden.

Ferner können in einer zweiten Ebene oberhalb der ersten Ebene ein erster Teil eines dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren miteinander und mit einer Wort-Leitung, ein viertes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des ersten Schalt-Transistors mit den Gate-Bereichen des zweiten und vierten Flip-Flop-Transistors und ein fünftes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des zweiten Schalt-Transistors mit den Gate-Bereichen des ersten und dritten Flip-Flop-Transistors ausgebildet werden.

Darüber hinaus kann in einer dritten Ebene oberhalb der zweiten Ebene ein zweiter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit einer Wort-Leitung, ein erster Teil eines sechsten Kopplungsmittels zum elektrischen Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit den Bit-Leitungen, ein siebtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des ersten und des zweiten Flip-Flop-Transistors mit einem ersten Referenzpotential und ein achtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des dritten und des vierten Flip-Flop-Transistors mit einem zweiten Referenzpotential ausgebildet werden.

Ferner kann bei dem Verfahren in einer vierten Ebene oberhalb der dritten Ebene ein dritter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit einer Wort-Leitung, ein zweiter Teil des sechsten Kopplungsmittels zum elektrischen Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit Bit-Leitungen und eine erste Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des ersten Schalt-Transistors, und eine zweite Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des zweiten Schalt-Transistors, ausgebildet werden.

Es kann gemäß dem Verfahren in einer fünften Ebene oberhalb der vierten Ebene ein vierter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit einer Wort-Leitung und eine Wort-Leitung, gekoppelt mit den Gate-Bereichen des ersten und des zweiten Schalt-Transistors, ausgebildet werden.

Die beschriebenen Teilschritte des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellen-Anordnung sind mit verbreiteten, technologisch ausgereiften Verfahren realisierbar, die mit vertretbarem Aufwand durchgeführt werden können. Mittels einer geschickt gewählten Reihenfolge von Verfahrensschritten ist eine Speicherzellen-Anordnung herstellbar, die eine hohe Packungsdichte von SRAM-Speicherzellen aufweist, die mit einem hohen Grad an Flächeneffizienz mit weiteren Schaltkreiselementen (beispielsweise einem Logikschaltkreis) gekoppelt werden kann, und bei der eine Ansteuerung über Wort- und Bit-Leitungen effizient realisiert ist.

Insbesondere ist es bei Teilschritten des Herstellungsverfahrens erforderlich, Schichten abzuscheiden und zu strukturieren. Dies ist unter Verwendung von herkömmlichen halbleitertechnologischen Abscheide-Verfahren (beispielsweise chemische Gasphasenabscheidung, Molekularstrahlepitaxie, etc.), von bekannten Lithographie-Verfahren (beispielsweise optische Lithographie, Elektronenstrahllithographie) sowie von bekannten Ätz- Verfahren (beispielsweise Nass- oder Trockenätzen) realisierbar.

Anschaulich wird erfindungsgemäß eine alternative Verdrahtung der Komponenten einer SRRM-Speicherzellen-Anordnung gewählt als in [4]. Insbesondere ist die Anordnung der Leitungen (Wort- und Bit-Leitungen) sowie der unterschiedlichen Metallebenen erfindungsgemäß vereinfacht. Darüber hinaus ist eine verbesserte geometrische Anordnung der Transistoren einer SRAM-Speicherzelle vorgenommen. Mit anderen Worten ist die Struktur einer SRAM-Speicherzelle und des zugehörigen Layouts einer Speicherzellen-Anordnung verbessert, indem eine rechteckige, insbesondere quadratische Grundfläche mit einem Flächenbedarf von 36F² bereitgestellt ist. Aufgrund der rechteckigen Grundfläche ist eine weitere Erhöhung der Packungsdichte in sogenannten gemischten Schaltungen, d.h. einer Schaltkreis-Anordnung mit einer SRAM-Speicherzelle und einer zusätzlichen Schaltkreiskomponente, beispielsweise einem Logikschaltkreis, möglich. Es ist zu betonen, dass die Vertikaltransistoren der erfindungsgemäßen SRAM-Speicherzelle ausgebildet werden können wie oben bezugnehmend auf 1A, 1B beschrieben bzw. wie in [4] beschrieben. Es ist jedoch auch jedes andere Konzept zur Realisierung von Vertikaltransistoren verwendbar, um die Vertikaltransistoren der erfindungsgemäßen SRAM-Speicherzelle auszubilden. Vorzugsweise ist der Oberflächenbedarf eines Vertikaltransistors, vorzugsweise eines MOSFETs, 4F² oder kleiner.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
1A einen Vertikaltransistor gemäß dem Stand der Technik,
1B einen vergrößerten Abschnitt des in 1A gezeigten Vertikaltransistors gemäß dem Stand der Technik,
2 eine schematische Ansicht der achteckigen Grundfläche einer SRAM-Speicherzelle gemäß dem Stand der Technik,
3A eine schematische perspektivische Ansicht der rechteckigen Grundfläche einer SRAM-Speicherzelle einer Speicherzellen-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,
3B eine perspektivische Ansicht einer Schicht-Anordnung zu einem ersten Zeitpunkt während des Verfahrens zum Herstellen einer Speicherzellen-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
3C eine perspektivische Ansicht einer Schicht-Anordnung zu einem zweiten Zeitpunkt während des Verfahrens zum Herstellen einer Speicherzellen-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
3D eine perspektivische Ansicht einer Schicht-Anordnung zu einem dritten Zeitpunkt während des Verfahrens zum Herstellen einer Speicherzellen-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
3E eine perspektivische Ansicht einer Schicht-Anordnung zu einem vierten Zeitpunkt während des Verfahrens zum Herstellen einer Speicherzellen-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
3F eine perspektivische Ansicht einer Speicherzellen-Anordnunq gemäß dem ersten Ausführungsbeispiel der Erfindung,
4 ein Ersatzschaltkreis der in 3F gezeigten Speicherzellen-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
5 eine Layout-Ansicht in Draufsicht einer Speicherzellen-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
6A eine Layout-Ansicht in Draufsicht einer Speicherzellen-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
6B eine Layout-Ansicht in Draufsicht einer Speicherzellen-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung.
In 3A ist eine schematische perspektivische Ansicht der Grundfläche einer SRAM-Speicherzellen einer Speicherzellen-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung gezeigt.
In der schematischen Ansicht 300 ist eine SRAM-Speicherzelle mit sechs Vertikaltransistoren gezeigt, von denen vier als Flip-Flop-Transistoren (erster Flip-Flop-Transistor 301, zweiter Flip-Flop-Transistor 302, dritter Flip-Flop-Transistor 303, vierter Flip-Flop-Transistor 304) und zwei als Schalt-Transistoren (erster Schalt-Transistor 305, zweiter Schalt-Transistor 306) verschaltet sind, wobei vier der Vertikaltransistoren, nämlich der erste Flip-Flop-Transistor 301, der zweite Flip-Flop-Transistor 302, der erste Schalt-Transistor 305 und der zweite Schalt-Transistor 306 an Ecken bzw. in Eckbereichen der rechteckigen Grundfläche 307 angeordnet sind.
Es ist darauf hinzuweisen, dass in der schematischen Ansicht 300 aus 3A die Verschaltung der Flip-Flop-Transistoren 301 bis 304 und der Schalt-Transistoren 305, 306 derart, dass dadurch eine SRAM-Speicherzelle gebildet ist, nicht gezeigt ist. Diese Verschaltung wird unten bezugnehmend auf 3B bis 3F detailliert beschrieben. Ein Unterschied zwischen der in 2 gezeigten, aus dem Stand der Technik bekannten SRAM-Speicherzelle 201 und der SRAM-Speicherzelle 300 gemäß der Erfindung besteht darin, dass gemäß dem Stand der Technik die sechs Vertikaltransistoren auf einer achteckigen Grundfläche angeordnet sind, wohingegen erfindungsgemäß die sechs Vertikaltransistoren 301 bis 306 auf der rechteckigen Grundfläche 307 angeordnet sind. Wie weiter unten bezugnehmend auf die Beschreibung der Verschaltung der Transistoren 301 bis 306 detailliert beschrieben, resultiert aus dem erfindungsgemäßen Layout der Vorteil einer platzsparenden Anordnung der SRAM-Speicherzelle sowie die Möglichkeit, eine solche Speicherzelle platzsparend mit weiteren Schaltkreis-Komponenten, beispielsweise Logikschaltkreisen, zu verschalten. Es ist darauf hinzuweisen, dass abgesehen von der veränderten Grundflächengeometrie sich die in 2 gezeigte SRAM-Speicherzelle 201 in weiteren Aspekten von der erfindungsgemäßen SRAM-Speicherzelle unterscheidet, insbesondere was die Verschaltung der Transistoren 301 bis 306 miteinander betrifft.
Es ist anzumerken, dass in 3A ferner weitere Vertikaltransistoren 308 gezeigt sind, die weiteren SRAM-Speicherzellen der Speicherzellen-Anordnung zugehörig sind. Anhand der Anordnung dieser weiteren Vertikaltransistoren 308 ist anschaulich verständlich, wie zu der gezeigten SRAM-Speicherzelle benachbarte Speicherzellen angeordnet bzw. ausgebildet werden. Zum Zwecke einer vereinfachten Beschreibung werden diese weiteren Vertikaltransistoren 308 im Weiteren nicht näher beschrieben.
Im Weiteren wird bezugnehmend auf 3B bis 3F ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellen-Anordnung beschrieben.
Um zu der in 3B gezeigten Schicht-Anordnung 310 zu gelangen, werden auf der in einen ersten rechteckigen Teilbereich 307a und in einen zweiten rechteckigen Teilbereich 307b aufgeteilten rechteckigen Grundfläche 307 der SRAM-Speicherzelle die Flip-Flop-Transistoren 301 bis 304 in den vier Eckbereichen des ersten rechteckigen Teilbereichs 307a ausgebildet, und es werden die Schalt-Transistoren 305, 306 in den beiden Eckbereichen des zweiten Teilbereichs 307a ausgebildet, welche Eckbereiche auch Eckbereiche der rechteckigen Grundfläche 307 sind.
Mittels der in 3B gezeigten Trennungslinie 307c sind der erste rechteckige Teilbereich 307a und der zweite rechteckige Teilbereich 307b voneinander getrennt.
Das Ausbilden der Transistoren erfolgt beispielsweise wie in [1] oder wie in [4] beschrieben. Die Darstellung der Vertikaltransistoren 301 bis 306, 308, 308a in 3B ist schematisch. Im Weiteren wird anhand des in 3B gezeigten Vertikaltransistors 308a beschrieben, wie die wesentlichen Komponenten der Vertikaltransistoren in der schematischen Ansicht in 3B ausgebildet sind.
Der Vertikaltransistor 308a weist einen unteren Source-/Drain-Anschluss 308b und einen oberen Source-/Drain-Anschluss 308c auf, die mittels einer Schichtenfolge 308d, 308e, 308f miteinander gekoppelt sind. Wie in 3B gezeigt, ist der untere Source-/Drain-Anschluss 308b mit dem unteren Source-/Drain-Bereich 308d gekoppelt, der untere Source-/Drain-Bereich 308d ist mit einem Zwischenbereich 308f gekoppelt, und der Zwischenbereich 308f ist mit einem oberen Source-/Drain-Bereich 308e gekoppelt, welcher mit dem oberen Source-/Drain-Anschluss 308c gekoppelt ist. Dabei entspricht die Funktionalität des unteren Source-/Drain-Anschlusses 308b im Wesentlichen jener des Elements 101 aus 1A, die Funktionalität des unteren Source-/Drain-Bereichs 308d entspricht im Wesentlichen der Funktionalität des Elements 102, die Funktionalität des Zwischenbereichs 308f entspricht im Wesentlichen der Funktionalität des Elements 103, die Funktionalität des oberen Source-/Drain-Bereichs 308e entspricht im Wesentlichen jener des Elements 104. Ferner ist die Schichtenfolge 308d, 308f, 308e in ähnlicher Weise wie in 1A gezeigt entlang der freiliegenden Umfangsoberfläche mit einer Gateoxid-Schicht bedeckt (nicht gezeigt in 3B). Unter dem Gate-Bereich des Vertikaltransistors 308a wird der Umgebungsbereich der Gateoxid-Schicht verstanden, der mit einer Gate-Elektrode koppelbar ist. Mit anderen Worten kann die elektrische Leitfähigkeit des leitenden Kanals des Vertikaltransistors 308a gesteuert werden, indem an einen elektrisch leitfähigen Gate-Bereich, der beispielsweise ringförmig um die Gateoxid-Schicht herum angeordnet sein kann, eine geeignete elektrische Spannung angelegt wird.
Es ist darauf hinzuweisen, dass unterschiedliche in 3B gezeigte Vertikaltransistoren unterschiedlichen Leitungstyps (d.h. p-Leitungstyps oder n-Leitungstyps) sein können, so dass die Dotierung in den einzelnen Komponenten der Transistoren 301 bis 306 von den in 1A gezeigten Verhältnissen abweichen kann. Es ist darauf hinzuweisen, dass im Weiteren zwischen einem Source-/Drain-Bereich und einem Source-/Drain-Anschluss nicht mehr explizit unterschieden wird, da diese unmittelbar miteinander elektrisch gekoppelt sind.
Um die in 3B gezeigte Schicht-Anordnung 310 zu erhalten, wird in einer ersten Ebene oberhalb der rechteckigen Grundfläche 307 ein erstes Kopplungsmittel 311 aus Silizium zum Koppeln des zweiten Source-/Drain-Bereichs 305b des ersten Schalt-Transistors 305 mit den ersten Source-/Drain-Bereichen 301a, 303a des ersten und dritten Flip-Flop-Transitors 301, 303 und ein zweites Kopplungsmittel 312 aus Silizium zum Koppeln des zweiten Source-/Drain-Bereichs 306b des zweiten Schalt-Transistors 306 mit den ersten Source-/Drain-Bereichen 302a, 304a des zweiten und des vierten Flip-Flop-Transistors 302, 304 ausgebildet.
Unter den Kopplungsmitteln, die gemäß dem beschriebenen Ausführungsbeispiel ausgebildet werden, sind elektrisch ausreichend gut leitende Strukturen aus halbleitenden und/oder metallischen Komponenten zu verstehen, mittels welchen eine elektrische Kopplung zwischen den mit den Kopplungsmitteln gekoppelten Strukturen realisiert sind.
Die Schicht-Anordnung 310 ist auf einem in 3B nicht gezeigten Silizium-Substrat ausgebildet. Auf diesem Siliziumsubstrat ist eine Siliziumdioxid-Schicht ausgebildet, welche die rechteckige Grundfläche 307 bildet. Mit anderen Worten ist die Schicht, welche die rechteckige Grundfläche 307 bildet, aus Siliziumdioxid-Material. Auf dieser Siliziumdioxid-Schicht ist eine weitere Silizium-Schicht aufgebracht, die derart strukturiert wird, dass dadurch Teile der Transistoren 301 bis 306 bzw. die Kopplungsmittel 311, 312 ausgebildet werden. Dies kann unter Verwendung eines geeigneten Lithographie und eines geeigneten Ätzverfahrens erfolgen. Mit anderen Worten kann ein sogenanntes SOI-Substrat verwendet werden ("semiconductor on insulator"), um daraus den unteren Bereich der in 3B gezeigten Schicht-Anordnung 310 auszubilden. Mittels der Silizium-Kopplungsmittel 311, 312 wird die angestrebte Kopplung zwischen einzelnen Komponenten der jeweiligen Transistoren 301 bis 306 erreicht, mittels der rechteckigen Grundfläche 307 aus Siliziumdioxid-Material werden solche Source-/Drain-Bereiche der Transistoren 301 bis 306 voneinander entkoppelt, bei denen eine derartige Entkopplung für den Betrieb als SRAM-Speicherzelle erwünscht ist.
Alternativ können die MOSFETs 301 bis 306 auch auf einem Bulk-Substrat unter Verwendung des STI-Verfahrens ("shallow trench isolation") hergestellt werden. Bei diesem Verfahren werden Gräben in die Oberfläche eines Silizium-Substrats eingebracht, diese Gräben werden mit Siliziumdioxid-Material gefüllt, und darauf können Silizium-Strukturen ausgebildet werden.
In 3C ist eine Schicht-Anordnung 320 zu einem zweiten Zeitpunkt während des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzellen-Anordnung gezeigt. Zum Zwecke einer vereinfachten Darstellung sind die weiteren Vertikaltransistoren 308 von solchen SRAM-Zellen, die zu der betrachteten SRAM-Zelle nicht zugehörig sind, nicht gezeigt.
Um zu der in 3C gezeigten Schicht-Anordnung 320 zu gelangen, wird in einer zweiten Ebene oberhalb der ersten Ebene ein erster Teil 321a eines dritten Kopplungsmittels 321 (siehe Ersatzschaltbild aus 4) zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren 305, 306 mit einer Wort-Leitung (siehe Beschreibung unten), ein viertes Kopplungsmittel 322 zum Koppeln des zweiten Source-/Drain-Bereichs 305b des ersten Schalt-Transistors 305 mit den Gate-Bereichen des zweiten und vierten Flip-Flop-Transistors 302, 304 und ein fünftes Kopplungsmittel 323 zum Koppeln des zweiten Source-/Drain-Bereichs 306b des zweiten Schalt-Transistors 306 mit den Gate-Bereichen des ersten und dritten Flip-Flop-Transistors 301, 303 ausgebildet.
Anschaulich fungieren die dritten bis fünften Kopplungsmittel 321 bis 323 als Gate-Elektroden der ihnen jeweils zugeordneten Vertikaltransistoren 301 bis 306. Der erste Teil 321a des dritten Kopplungsmittels 321 wird in einem späteren Verfahrensschritt mit einer Wort-Leitung gekoppelt, wohingegen die zweiten und dritten Kopplungsmittel 322, 323 anschaulich als Überkreuzverbindungen des Flip-Flops der SRAM-Zelle fungieren.
Im Weiteren wird bezugnehmend auf 3D eine Schicht-Anordnung 330 zu einem dritten Zeitpunkt während des erfindungsgemäßen Herstellungsverfahrens beschrieben.
Um die in 3D gezeigte Schicht-Anordnung 330 zu erhalten, wird in einer dritten Ebene oberhalb der zweiten Ebene ein zweiter Teil 321b des dritten Kopplungsmittels 321 zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren 305, 306 mit einer Wort-Leitung, ein erster Teil 331a eines sechsten Kopplungsmittels 331 zum elektrischen Koppeln der ersten Source-/Drain-Bereiche 305a, 306a der Schalt-Transistoren 305, 306 mit Bit-Leitungen (siehe unten), ein siebtes Kopplungsmittel 332 zum Koppeln der zweiten Source-/Drain-Bereiche 301b, 302b des ersten und zweiten Flip-Flop-Transistors 301, 302 mit dem elektrischen Potential einer Versorgungsspannungsquelle, und ein achtes Kopplungsmittel 333 zum Koppeln der zweiten Source-/Drain-Bereiche 303b, 304b des dritten und vierten Flip-Flop-Transistors 303, 304 mit einem elektrischen Massepotential ausgebildet.
Das sechste, das siebte und das achte Kopplungsmittel sind aus einem metallischen Material hergestellt. Über das siebte und achte Kopplungsmittel 332, 333 werden an die jeweils oberen Source-/Drain-Bereiche der Flip-Flop-Transistoren 301 bis 304 vorgegebene elektrische Potentiale, nämlich das elektrische Potential einer Versorgungsspannungsquelle, bzw. das elektrische Massepotential angelegt. Der erste Teil 331a des sechsten Kopplungsmittels 331 dient dazu, die jeweils oberen Source-/Drain-Bereiche 305a, 306a der Schalt-Transistoren 305, 306 mit einer Wort-Leitung zu koppeln, die in einem späteren Verfahrensschritt ausgebildet wird (siehe unten).
In 3E ist eine Schicht-Anordnung 340 gezeigt, wie sie zu einem vierten Zeitpunkt während des erfindungsgemäßen Herstellungsverfahrens erhalten wird.
Um die in 3E gezeigte Schicht-Anordnung 340 zu erhalten, werden in einer vierten Ebene oberhalb der dritten Ebene ein dritter Teil 321c des dritten Kopplungsmittels 321 zum elektrischen Kopoeln der Gate-Bereiche der Schalt-Transistoren 305, 306 mit einer Wort-Leitung, ein zweiter Teil 331b des sechsten Kopplungsmittels 331 zum elektrischen Koppeln der ersten Source-/Drain-Bereiche 305a, 306a der Schalt-Transistoren 305, 306 mit Bit-Leitungen und eine erste Bit-Leitung 341, gekoppelt mit dem ersten Source-/Drain-Bereich 305a des ersten Schalt-Transistors 305 und eine zweite Bit-Leitung 342, gekoppelt mit dem ersten Source-/Drain-Bereich 306a des zweiten Schalt-Transistors 306 ausgebildet.
Mit anderen Worten werden in diesem Verfahrensschritt Kopplungselemente zum späteren Herstellen einer Kopplung zwischen den jeweiligen Komponenten der Transistoren 301 bis 306 und zwei Bit-Leitungen und einer Wort-Leitung ausgebildet, sowie eine erste Bit-Leitung 341 und eine zweite Bit-Leitung 342, die in der beschriebenen Weise mit den Schalt-Transistoren 305, 306 gekoppelt sind.
In 3F ist eine Speicherzellen-Anordnung 350 gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung gezeigt.
Die Speicherzellen-Anordnung 340 wird erhalten, indem ausgehend von der Schicht-Anordnung 340 in einer fünften Ebene oberhalb der vierten Ebene ein vierter Teil 321d des dritten Kopplungsmittels 321 zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren 305, 306 mit einer Wort-Leitung und eine Wort-Leitung 351, gekoppelt mit den Gate-Bereichen des ersten und zweiten Schalt-Transistors 305, 306, ausgebildet werden.
Es ist anzumerken, dass in 3F eine Mehrzahl elektrisch isolierender Bereiche aus Gründen einer übersichtlichen Darstellung weggelassen sind. Derartige elektrisch isolierende Bereiche dienen dazu, Zwischenbereiche zwischen solchen elektrisch leitfähigen Komponenten zu bilden, die gemäß der Funktionalität der Speicherzellen-Anordnung 350 elektrisch voneinander entkoppelt sein sollen. Ferner dienen derartige elektrisch isolierende Bereiche dazu, die funktionell wichtigen Komponenten der Speicherzellen-Anordnung 350 sicher einzubetten und so vor einer Schädigung zu schützen und mechanisch zu stabilisieren.
Zusammenfassend weist die Speicherzellen-Anordnung 350 eine Mehrzahl von SRAM-Speicherzellen auf, von denen in 3F lediglich eine gezeigt ist. Die in 3F gezeigte SRAM-Speicherzelle hat die sechs Vertikaltransistoren 301 bis 306, von denen vier als Flip-Flop-Transistoren 301 bis 304 und zwei als Schalt-Pransistoren 305, 306 verschaltet sind, wobei der erste und der zweite Flip-Flop-Transistor 301, 302 und der erste und zweite Schalt-Transistor 305, 306 in Eckbereichen der rechteckigen Grundfläche 307 angeordnet sind. Gemäß dem in 3F gezeigten Ausführungsbeispiel ist die Grundfläche 307 quadratisch. Die Vertikaltransistoren 301 bis 306 sind Feldeffekt-Transistoren, genauer gesagt MOSFETs.
Bei der Verwendung der in der Speicherzellen-Anordnung 350 enthaltenen SRAM-Speicherzelle ist wesentlich, dass der erste und der zweite Flip-Flop-Transistor 301, 302 p-MOS-Transistoren sind, wohingegen die beiden Schalt-Transistoren 305, 306 sowie der dritte und der vierte Flip-Flop-Transistor 303, 304 n-MOS-Transistoren sind. Es ist darauf hinzuweisen, dass die Erfindung auf diese Ausgestaltung der Leitungstypen der Transistoren nicht beschränkt ist.
Wie in 3F mit der Bezeichnung "V_dd" angedeutet, ist an das siebte Kopplungsmittel 332 und daher an die zweiten Source-/Drain-Anschlüsse 302b, 301b der ersten und zweiten Flip-Flop-Transistoren 301, 302 das elektrischen Potential einer Versorgungsspannungsquelle angelegt, wohingegen das achte Kopplungsmittel 333 bzw. die zweiten Source-/Drain-Bereiche 303b, 304b der dritten und vierten Flip-Flop-Transistoren 303, 304 auf dem elektrischen Massepotential sind. Letzteres ist durch die Bezeichnung "V_ss" angedeutet. Wie ferner in 3F gezeigt, verlaufen die erste und zweite Bit-Leitung 341, 342 zueinander parallel und jeweils orthogonal zu der Wort-Leitung 351.
In 4 ist ein Ersatzschaltbild 400 der in 3F gezeigten Speicherzellen-Anordnung 350 gezeigt. Identische Komponenten sind in den 3F und 4 mit identischen Bezugsziffern versehen.
Die erste Bit-Leitung 341 ist über das sechste Kopplungsmittel 331 mit dem ersten Source-/Drain-Anschluss 305a des ersten Schalt-Transistors 305 gekoppelt, dessen Gate-Bereich über das dritte Kopplungsmittel 321 mit der Wort-Leitung 351 gekoppelt ist. Ferner ist der zweite Source-/Drain-Bereich 305b des ersten Schalt-Transistors über das erste Kopplungsmittel 311 mit dem ersten Source-/Drain-Bereich 301a des ersten Flip-Flop-Transistors 301, mit dem ersten Source-/Drain-Bereich 303a des dritten Flip-Flop-Transistors 303, und ferner über das vierte Kopplungsmittel 322 mit den Gate-Bereichen des zweiten und vierten Flip-Flop-Transistors 302, 304 gekoppelt. Die zweite Bit-Leitung 342 ist über das sechste Kopplungsmittel 331 mit dem ersten Source-/Drain-Bereich 306a des zweiten Schalt-Transistors 306 gekoppelt, dessen Gate-Anschluss über das dritte Kopplungsmittel 321 mit der Wort-Leitung 351 gekoppelt ist. Ferner ist der zweite Source-/Drain-Bereich 306b über das zweite Kopplungsmittel 312 mit den jeweiligen ersten Source-/Drain-Bereichen 302a, 304a der zweiten und vierten Flip-Flop-Transistoren 302, 304 gekoppelt. Darüber hinaus ist der zweite Source-/Drain-Bereich 306b des zweiten Schalt- Transistors 306 über das zweite Kopplungsmittel 312 und ferner über das fünfte Kopplungsmittel 323 mit den Gate-Bereichen des ersten und dritten Flip-Flop-Transistors 301, 303 gekoppelt. Die zweiten Source-/Drain-Anschlüsse 301b, 302b des ersten und des zweiten Flip-Flop-Transistors 301, 302 sind über das siebte Kopplungsmittel 332 mit einer Versorgungsspannungsquelle gekoppelt, mittels derer an die zweiten Source-/Drain-Bereiche 301b, 302b der ersten und zweiten Flip-Flop-Transistoren 301, 302 das elektrische Potential der Versorgungsspannung V_dd angelegt ist. Ferner sind die zweiten Source-/Drain-Bereiche 303b, 304b der dritten und vierten Flip-Flop-Transistoren 303, 304 über das achte Kopplungsmittel 333 auf das elektrische Massepotential V_ss gebracht.
Die Beschreibung verdeutlicht, dass die in 3F gezeigte Speicherzellen-Anordnung 350 durch das Ersatzschaltbild 400 aus 4 darstellbar ist.
Im Weiteren wird die Funktionalität der Speicherzellen-Anordnung 350 als SRAM-Speicher beschrieben.
Es ist anzumerken, dass in 4 ein erster Speicherknoten 401 und ein zweiter Speicherknoten 402 eingezeichnet sind. Ferner ist zu bemerken, dass, wie in 4 durch die entsprechenden Schaltsymbole gezeigt, die ersten und zweiten Flip-Flop-Transistoren 301, 302 als p-MOS-Transistoren ausgebildet sind, wohingegen die dritten und vierten Flip-Flop-Transistoren 303, 304 sowie die Schalt-Transistoren 305, 306 als n-MOS-Transistoren ausgebildet sind.
Anschaulich ist eine SRAM-Speicherzelle in einen Flip-Flop-Teilschaltkreis, aufweisend die vier Flip-Flop-Transistoren 301 bis 304, und in einen Schalt-Teilschaltkreis aufgeteilt, aufweisend die Schalt-Transistoren 305, 306, mittels welcher elektrische Signale an die Flip-Flop-Transistoren 301 bis 304 angelegt werden bzw. die elektrischen Ladungszustände der ersten und zweiten Speicherknoten 401, 402 abgetastet werden. Allgemein ist zu bemerken, dass die zu speichernde Information jeweils an dem ersten Speicherknoten 401, und – als Information mit einem komplementären Wert – an dem zweiten Speicherknoten 402 gespeichert ist. Die Information ist also redundant gespeichert. Die Wort-Leitung 351 dient dazu, die SRAM-Speicherzelle zu aktivieren. Wird an die Wort-Leitung 351 ein entsprechendes elektrisches Signal angelegt, so werden die ersten und zweiten Schalt-Transistoren 305, 306 leitend, so dass eine elektrische Kopplung zwischen der jeweiligen Bit-Leitung 341 oder 342 und dem jeweiligen ersten oder zweiten Speicherknoten 401 oder 402 ermöglicht ist. An dem ersten und dem zweiten Speicherknoten 401, 402 wird komplementäre Information gespeichert, wobei Information und Komplementär-Information über die erste und die zweite Bit-Leitung 341 und 342 in Form eines jeweiligen Ladungszustands in die Speicherknoten 341, 342 eingeprägt werden. Obwohl prinzipiell eine einzige Bit-Leitung ausreicht, um die gewünschte Information zu kodieren, werden gemäß dem beschriebenen Ausführungsbeispiel zwei Bit-Leitungen 341, 342 mit einem zueinander jeweils inversen Signal benutzt, um zuverlässig und mit hoher Geschwindigkeit die Daten zu transferieren.
Im Weiteren wird zunächst beschrieben, wie eine Information in dem Speicherknoten 401 bzw. 402 eingeschrieben wird. Bei einem solchen Schreibvorgang wird zunächst an die Wort-Leitung 351 ein derartiges elektrisches Signal angelegt, dass die ersten und zweiten Schalt-Transistoren 305, 306 leitend werden. Dann wird an die erste Bit-Leitung 341 ein elektrisches Signal angelegt, in dem die zu speichernde Information enthalten ist. Beispielsweise kann dieses elektrische Potential einen logischen Wert "1" aufweisen, wodurch von der ersten Bit-Leitung 341 über den ersten und zweiten Source-/Drain-Bereich 305a, 305b des ersten Schalt-Transistors 305 elektrische Ladung auf den ersten Speicherknoten 401 gebracht wird. Dadurch wird der mit diesem ersten Speicherknoten 401 gekoppelte Gate-Bereich des vierten n-MOS-Flip-Flop-Transistors 304 leitend, wohingegen der zweite p-MOS-Flip-Flop-Transistor 302 nichtleitend ist. An die zweite Bit-Leitung 342 wird das zu der ersten Bit-Leitung 341 inverse elektrische Signal, d.h. im beschriebenen Beispiel ein Signal mit einem logischen Wert "0" angelegt, so dass auf den zweiten elektrischen Speicherknoten 402 keine elektrische Ladung aufgebracht wird. Dadurch wird der mit dem ungeladenen zweiten Speicherknoten 402 gekoppelte erste p-MOS-Flip-Flop-Transistors 301 leitend, wohingegen der mit dem zweiten ungeladenen Speicherknoten 402 gekoppelte dritte n-MOS-Flip-Flop-Transistors 303 nichtleitend ist. Aufgrund der beschriebenen Leitungszustände der Flip-Flop-Transistoren 301 bis 304 ist der erste Speicherknoten 401 mit dem elektrischen Potential der Versorgungsspannung V_dd gekoppelt und daher auf einem oberen Referenzpotential, wohingegen der zweite Speicherknoten 402 mit dem elektrischen Massepotential V_ss, einem unteren Referenzpotential, gekoppelt ist daher ungeladen ist. Daher ist die Information mit dem logischen Wert "1" auf dem ersten Speicherknoten 401 gespeichert, wohingegen auf dem zweiten Speicherknoten 402 die dazu komplementäre Information gespeichert ist.
Um die auf die beschriebene Weise gespeicherte Information auszulesen, wird wiederum an die Wort-Leitung 351 eine elektrische Spannung angelegt, die derart eingerichtet ist, dass dadurch die ersten und zweiten Schalt-Transistoren 305, 306 leitend werden. Da der erste Speicherknoten 401 in dem zuvor stattgefundenen Schreibvorgang mit elektrischer Ladung belegt worden ist, fließt ein elektrischer Strom von dem ersten Speicherknoten 401 über den zweiten und ersten Source-/Drain-Bereich 305b, 305a des ersten Schalt-Transistors 305 bis in die erste Bit-Leitung 341 und kann dort erfasst werden, um den Ladungszustand des ersten Speicherknotens 401 abzutasten. Die zweite Bit-Leitung 342 ist mit dem zweiten Speicherknoten 402 über den leitenden zweiten Schalt-Transistor 306 gekoppelt, und da, wie oben beschrieben, der zweite elektrische Speicherknoten 402 umgeladen ist, fließt in der zweiten Bit-Leitung 342 kein elektrischer Strom. Darin ist eine Information kodiert, die zu der in dem Stromfluss in der ersten Bit-Leitung 341 enthaltenen Information komplementär ist.
Im Weiteren wird. bezugnehmend auf 5 eine Layout-Ansicht in Draufsicht der in 3F gezeigten Speicherzellen-Anordnung beschrieben.
Anschaulich ist 5 eine Darstellung der Speicherzellen-Anordnung 350 aus 3F entlang einer Richtung gezeigt, die gemäß 3F von oben nach unten gerichtet ist. Allerdings ist 5 keine echte Draufsicht, da teilweise auch tieferliegende Ebenen, die von anderen Komponenten überdeckt sind, sichtbar sind. Komponenten, die sowohl in 3F als auch in 5 gezeigt sind und identisch sind, sind mit den gleichen Bezugsziffern versehen. Insbesondere ist in 5 die räumliche Ausdehnung einer SRAM-Speicherzelle 500 der Speicherzellen-Anordnung 350 gezeigt. Ferner sind in 5 die Vertikaltransistoren 301 bis 306 schematisch als Balken eingezeichnet. Zum Ausgleich der unterschiedlichen Beweglichkeiten zwischen Elektronen und Löchern sind zum Zwecke einer optischen Veranschaulichung die p-Typ Vertikaltransistoren 301, 302 jeweils mit einem Doppelbalken eingezeichnet, wohingegen die n-Typ Vertikaltransistoren 303 bis 306 mit einem einzigen Balken schematisch eingezeichnet sind. Zur weiteren Veranschaulichung sind diejenigen Materialbereiche der Speicherzellen-Anordnung 350, die den oben definierten ersten bis fünften Ebenen entsprechen, in 5 optisch gekennzeichnet. Komponenten der ersten Ebene 501, der zweiten Ebene 502, der dritten Ebene 503, der vierten Ebene 504 und der fünften Ebene 505 sind in 5 derart optisch gekennzeichnet, wie aus der Legende von 5 ersichtlich. Es ist ferner darauf hinzuweisen, dass die Komponenten der zweiten Ebene 502 aus Polysilizium-Material hergestellt sind. Die Komponenten der ersten Ebene 501 sind aus Silizid, d.h. aus metallisiertem Silizium hergestellt. Die Komponenten der dritten Ebene 503, der vierten Ebene 504 und der fünften Ebene 505 sind aus einem metallischen Material hergestellt.
Wie in 5 gezeigt, ist die Ausdehnung der SRAM-Speicherzelle 500 sowohl in horizontaler als auch in vertikaler Richtung 6F. Dabei ist jeweils ein Abstand von 0.5F an den linken und rechten bzw. an den oberen und unteren Randabschnitten der SRAM-Speicherzelle 500 eingerechnet. Auf diese Weise ist eine SRAM-Speicherzelle mit einem Platzbedarf von 36F² geschafften.
Es ist darauf hinzuweisen, dass in 5 nur die wesentlichen Masken zum Herstellen der Verdrahtungsebene dargestellt sind. Dagegen sind Masken zum Herstellen der unterschiedlichen MOSFETs bzw. zum Strukturieren, Implantieren etc. in 5 nicht gezeigt.
In 6A ist eine Speicherzellen-Anordnung 600 gemäß einem zweiten Ausführungsbeispiel der Erfindung gezeigt. Insbesondere sind vier SRAM-Speicherzellen 601 bis 604 gezeigt, die allerdings einen bloßen Ausschnitt der Speicherzellen-Anordnung 600 darstellen, welche eine Vielzahl von SRAM-Speicherzellen aufweist. Diejenigen Komponenten in der Speicherzellen-Anordnung 600, für die in der Speicherzellen-Arordnung 350 aus 3F bzw. aus 5 ein entsprechendes Element enthalten ist, sind mit den gleichen Bezugsziffern versehen. Ferner gilt die Legende (Materialien von fünf Ebenen 501 bis 505) aus 5 auch für die in 6A gezeigte Speicherzellen-Anordnung 600.
Bei der Speicherzellen-Anordnung 600 ist für jede Reihe von Speicherzellen in der matrixförmigen Anordnung jeweils eine separate erste und zweite Bit-Leitung 341, 342 bereitgestellt. Zum Zwecke einer übersichtlichen Darstellung sind die Einzelkomponenten einer jeden SRAM-Speicherzelle nur für die erste SRAM-Speicherzelle 601 dargestellt.
Im Weiteren wird bezugnehmend auf 6B eine Speicherzellen-Anordnung 610 gemäß einem dritten bevorzugten Ausführungsbeispiel der Erfindung gezeigt.
Die in 6B gezeigt Speicherzellen-Anordnung 610 unterscheidet sich von der in 6A gezeigten Speicherzellen-Anordnung 600 im Wesentlichen dadurch, dass nicht, wie in 6A, jede Reihe von SRAM-Speicherzellen eine eigene, separate Bit-Leitung und eine eigene, separate inverse Bit-Leitung (Bezugsziffern 341, 342 in 6A) aufweist, sondern dass Bit-Leitungen von zueinander benachbarten SRAM-Speicherzellen gemeinsam ausgebildet sind. Mit anderen Worten wird jeweils eine erste Bit-Leitung einer ersten Speicherzelle mit jeweils einer ersten Bit-Leitung einer zweiten Speicherzelle gemeinsam ausgeführt, und es wird jeweils eine zweite Bit-Leitung (mit der inversen Information) einer ersten Speicherzelle mit einer zweiten Bit-Leitung einer zweiten Speicherzelle gemeinsam ausgeführt. Ansonsten unterscheidet sich die in 6B gezeigte Architektur nicht von der in 6A gezeigten.
Die in 6B gezeigte Speicherzellen-Anordnung 610 weist eine erste SRAM-Speicherzelle 611, eine zweite SRAM-Speicherzelle 612, eine dritte SRAM-Speicherzelle 613 und eine vierte SRAM--Speicherzelle 614 auf, die identisch ausgebildet sind. Wiederum sind in 6B die Bezugszeichen sowie die Legende aus 5 bzw. 3F verwendet. Lediglich die Einzelkomponenten der ersten SRAM-Speicherzelle 611 sind zum Zwecke der vereinfachten Darstellung mit Bezugszeichen versehen. Ferner sind in 6B eine erste Bit-Leitung 615, eine zweite Bit-Leitung 616 und eine dritte Bit-Leitung 617 gezeigt. Die erste Bit-Leitung 615 nimmt bezüglich der ersten SRAM-Speicherzelle 611 die Funktionalität der zweiten Bit-Leitung 342 aus 6A wahr, und die zweite Bit-Leitung 616 nimmt bezüglich der ersten SRAM-Speicherzelle 611 die Funktionalität der ersten Bit-Leitung 341 aus 6A wahr. Die Besonderheit des in 6B gezeigten Ausführungsbeispiels liegt darin, dass die zweite Bit-Leitung 616 nicht nur die Funktionalität der ersten Bit-Leitung 341 des ersten Speicherzelle 601 aus 6A erfüllt, sondern darüber hinaus die Funktionalität der zweiten Bit-Leitung 342 der in 6A gezeigten zweiten SRAM-Speicherzelle 602 erfüllt. Mit anderen Worten sind bezugnehmend auf 6A die in einem Grenzbereich zwischen der ersten SRAM-Speicherzelle 601 und der zweiten SRAM-Speicherzelle 602 angeordneten ersten und zweiten Bit-Leitungen 341, 342 in dem in 6B gezeigten Ausführungsbeispiel einstückig ausgeführt. Ansonsten entspricht die Funktionalität der Speicherzellen-Anordnung 610 jener der Speicherzellen-Anordnung 600.
In diesem Dokument sind folgende Veröffentlichungen zitiert:

[1] Risch, L, Rösner, W, Schulz, T (1999) "Transistor verkehrt", Spektrum der Wissenschaft, Ausgabe Juni 1999, S.94f
[2] Lage, C, Hayden, JD, Subramanian, C (1996) "Advanced SRAM Technology – The Race Between 4T and 6T Cells", IEDM 1996:271-274
[3] Subbanna, S, Agnello, P, Crabbe, E, Schulz, R, Wu, S, Tallman, K, Saccamango, J, Greco, S, McGahay, V, Allen, AJ, Chen, B, Cotler, T, Eld, E, Lasky, J, Ng, H, Ray, P, Snare, J, Sunderland, D, Sun, J, Davari, B (1996) "A High-Density 6.9 sq.μm Embedded SRAM Cell in a High-Performance 0.25μm-Generation CMOS Logic Technology", IEDM 1996:275-278
[4] EP 0,920,060 A2

100: Vertikal-Transistor
101: n-dotiertes Substrat
102: n-dotierter Source-Bereich
103: p-dotierter Zwischenbereich
104: n-dotierter Drain-Bereich
105: Gateoxid-Schicht
106: Gate-Elektrode
110: vergrößerter Abschnitt
111: leitender Kanal
200: Speicherzellen-Anordnung
201: SRAM-Speicherzelle
202: achteckige Grundfläche
203: Vertikaltransistor
300: schematische Ansicht
301: erster Flip-Flop-Transistor
301a: erster Source-/Drain-Bereich
301b: zweiter Source-/Drain-Bereich
302: zweiter Flip-Flop-Transistor
302a: erster Source-/Drain-Bereich
302b: zweiter Source-/Drain-Bereich
303: dritter Flip-Flop-Transistor
303a: erster Source-/Drain-Bereich
303b: zweiter Source-/Drain-Bereich
304: vierter Flip-Flop-Transistor
304a: erster Source-/Drain-Bereich
304b: zweiter Source-/Drain-Bereich
305: erster Schalt-Transistor
305a: erster Source-/Drain-Bereich
305b: zweiter Source-/Drain-Bereich
306: zweiter Schalt-Transistor
306a: erster Source-/Drain-Bereich
306b: zweiter Source-/Drain-Bereich
307: rechteckige Grundfläche
307a: erster rechteckiger Teilbereich
307b: zweiter rechteckiger Teilbereich
307c: Trennungslinie
308: weitere Vertikal-Transistoren
308a: Vertikal-Transistor
308b: unterer Source-/Drain-Anschluss
308c: oberer Source-/Drain-Anschluss
308d: unterer Source-/Drain-Bereich
308e: oberer Source-/Drain Bereich
308f: Zwischenbereich
309: Silizium-Substrat
310: Schicht-Anordnung
311: erstes Kopplungsmittel
312: zweites Kopplungsmittel
320: Schicht-Anordnung
321: drittes Kopplungsmittel
321a: erster Teil
321b: zweiter Teil
321c: dritter Teil
321d: vierter Teil
322: viertes Koplungsmittel
323: fünftes Kopplungsmittel
330: Schicht-Anordnung
331: echstes Kopplungsmittels
331a: erster Teil
331b: zweiter Teil
332: siebtes Kopplungsmittel
333: achtes Kopplungsmittel
340: Schicht-Anordnung
341: erste Bitleitung
342: zweite Bitleitung
350: Speicherzellen-Anordnung
351: Wortleitung
400: Ersatzschaltbild
401: erster Speicherknoten
402: zweiter Speicherknoten
500: SRAM-Speicherzelle
501: Material der ersten Ebene
502: Material der zweiten Ebene
503: Material der dritten Ebene
504: Material der vierten Ebene
505: Material der fünften Ebene
600: Speicherzellen-Anordnung
601: erste SRAM-Speicherzelle
602: zweite SRAM-Speicherzelle
603: dritte SRAM-Speicherzelle
604: vierte SRAM-Speicherzelle
610: Speicherzellen-Anordnung
611: erste SRAM-Speicherzelle
612: zweite SRAM-Speicherzelle
613: dritte SRAM--Speicherzelle
614: vierte SRAM--Speicherzelle
615: erste Bitleitung
616: zweite Bitleitung
617: dritte Bitleitung

Claims

SRAM-Speicherzelle – mit sechs Vertikal-Transistoren, von denen vier als Flip-Flip-Transistoren und zwei als Schalt-Transistoren verschaltet sind; – wobei vier der Vertikal-Transistoren an Ecken der rechteckigen Grundfläche angeordnet sind.
SRAM-Speicherzelle nach Anspruch 1, – bei der die rechteckige Grundfläche in einen ersten und in einen zweiten rechteckigen Teilbereich aufgeteilt sind; – wobei die Flip-Flop-Transistoren an den Ecken des ersten rechteckigen Teilbereichs angeordnet sind; – wobei die Schalt-Transistoren an den beiden Ecken des zweiten Teilbereichs angeordnet sind, die auch Ecken des rechteckigen Oberflächen-Bereichs sind.
SRAM-Speicherzelle nach Anspruch 1 oder 2, bei welcher die rechteckige Grundfläche quadratisch ist.
SRAM-Speicherzelle nach Anspruch 3, bei der die Seitenlänge der quadratischen Grundfläche das sechsfache der kleinstmöglichen erreichbaren Strukturdimension ist.
SRAM-Speicherzelle nach einem der Ansprüche 1 bis 4, bei der zumindest ein Teil der Transistoren – Feldeffekt-Transistoren oder – Bipolar-Transistoren sind.
Speicherzellen-Anordnung mit einer Mehrzahl von SRAM-Speicherzellen nach einem der Ansprüche 1 bis 5.
Speicherzellen-Anordnung nach Anspruch 6, die eine elektrisch leitfähige Wort-Leitung aufweist, die mit den Gate-Bereichen der Schalt-Transistoren gekoppelt sind.
Speicherzellen-Anordnung nach Anspruch 6 oder 7, die eine erste und eine zweite elektrisch leitfähige Bit-Leitung aufweist, von denen die erste mit dem ersten Source-/Drain-Bereich eines ersten Schalt-Transistors und von denen die zweite mit dem ersten Source-/Drain-Bereich eines zweiten Schalt-Transistors gekoppelt ist.
Speicherzellen-Anordnung nach einem der Ansprüche 6 bis 8, bei welcher der zweite Source-/Drain-Bereich des ersten Schalt-Transistors mit den ersten Source-/Drain-Bereichen eines ersten und eines dritten Flip-Flop-Transistors sowie mit den Gate-Bereichen eines zweiten und eines vierten Flip-Flop-Transistors gekoppelt ist.
Speicherzellen-Anordnung nach Anspruch 9, bei welcher der zweite Source-/Drain-Bereich des zweiten Schalt-Transistors mit den ersten Source-/Drain-Bereichen des zweiten und des vierten Flip-Flop-Transistors sowie mit den Gate-Bereichen des ersten und eines dritten Flip-Flop-Transistors gekoppelt ist.
Speicherzellen-Anordnung nach Anspruch 9 oder 10, die ein erstes Referenzpotential aufweist, das an die zweiten Source-/Drain-Berreiche des ersten und des zweiten Flip-Flop-Transistors angelegt ist.
Speicherzellen-Anordnung nach einem der Ansprüche 9 bis 11, die ein zweites Referenzpotential aufweist, das an die zweiten Source-/Drain-Bereiche des dritten und des vierten Flip-Flop-Transistors angelegt ist.
Speicherzellen-Anordnung nach Anspruch 12, bei der das erste Referenz-Potential mittels einer Versorgungsspannungsquelle definiert ist und bei dem das zweite Referenz-Potential ein Masse-Potential ist.
Speicherzellen-Anordnung nach einem der Ansprüche 9 bis 13, bei welcher der erste und der zweite Flip-Flop-Transistor an Ecken der rechteckigen Grundfläche angeordnet sind.
Speicherzellen-Anordnung nach einem der Ansprüche 8 bis 14, bei der die erste und die zweite Bit-Leitung im Wesentlichen senkrecht zu der Wort-Leitung verlaufend und zueinander im Wesentlichen parallel verlaufend angeordnet sind.
Speicherzellen-Anordnung nach einem der Ansprüche 6 bis 15, bei der die rechteckige Grundfläche ein elektrisch isolierender Bereich ist.
Speicherzellen-Anordnung nach Anspruch 16, bei der in einer ersten Ebene oberhalb der rechteckigen Grundfläche – ein erstes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des ersten Schalt-Transistors mit den ersten Source-/Drain-Bereichen des ersten und des dritten Flip-Flop-Transistors; und – ein zweites Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des zweiten Schalt-Transistors mit den ersten Source-/Drain-Bereichen des zweiten und des vierten Flip-Flop-Transistors ausgebildet sind.
Speicherzellen-Anordnung nach Anspruch 17, bei der in einer zweiten Ebene oberhalb der ersten Ebene – ein erster Teil eines dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt- Transistoren mit der Wort-Leitung; – ein viertes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des ersten Schalt-Transistors mit den Gate-Bereichen des zweiten und vierten Flip-Flop-Transistors; und – ein fünftes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des zweiten Schalt-Transistors mit den Gate-Bereichen des ersten und dritten Flip-Flop-Transistors ausgebildet sind.
Speicherzellen-Anordnung nach Anspruch 18, bei der in einer dritten Ebene oberhalb der zweiten Ebene – ein zweiter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit der Wort-Leitung; – ein erster Teil eines sechsten Kopplungsmittels zum elektrischen. Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit den Bit-Leitungen; – ein siebtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des ersten und des zweiten Flip-Flop-Transistors mit dem ersten Referenzpotential; und – ein achtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des dritten und des vierten Flip-Flop-Transistors mit dem zweiten Referenzpotential ausgebildet sind.
Speicherzellen-Anordnung nach Anspruch 19, bei der in einer vierten Ebene oberhalb der dritten Ebene – ein dritter Teil des dritten Kopplungsmittels zum elektrischer. Koppeln der Gate-Bereiche der Schalt-Transistoren mit der Wort-Leitung; – ein zweiter Teil des sechsten Kopplungsmittels zum elektrischen Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit den Bit-Leitungen; und – die erste Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des ersten Schalt-Transistors und die zweite Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des zweiten Schalt-Transistors ausgebildet sind.
Speicherzellen-Anordnung nach Anspruch 20, bei der in einer fünften Ebene oberhalb der vierten Ebene – ein vierter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit der Wort-Leitung; und – die Wort-Leitung, gekoppelt mit den Gate-Bereichen des ersten und des zweiten Schalt-Transistors ausgebildet sind.
Verfahren zum Herstellen einer Speicherzellen-Anordnung, bei dem – eine SRAM-Zelle ausgebildet wird, indem sechs Vertikal-Transistoren, von denen vier als Flip-Flip-Transistoren und zwei als Schalt-Transistoren verschaltet werden, auf einer rechteckigen Grundfläche ausgebildet werden; – vier der Vertikal-Transistoren an Ecken der rechteckigen Grundfläche angeordnet werden.
Verfahren nach Anspruch 22, bei dem auf die in einen ersten und in einen zweiten rechteckigen Teilbereich aufgeteilte rechteckige Grundfläche der SRAM-Speicherzelle – die Flip-Flop-Transistoren an den Ecken des ersten rechteckigen Teilbereichs ausgebildet werden; – die Schalt-Transistoren an den beiden Ecken des zweiten Teilbereichs ausgebildet werden, die auch Ecken der rechteckigen Grundfläche sind.
Verfahren nach Anspruch 22 oder 23, bei dem in einer ersten Ebene oberhalb der rechteckigen Grundfläche – ein erstes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs eines ersten Schalt-Transistors mit den ersten Source-/Drain-Bereichen eines ersten und eines dritten Flip-Flop-Transistors; und – ein zweites Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs eines zweiten Schalt-Transistors mit den ersten Source-/Drain-Bereichen eines zweiten und eines vierten Flip-Flop-Transistors ausgebildet werden.
Verfahren nach Anspruch 24, bei dem in einer zweiten Ebene oberhalb der ersten Ebene – ein erster Teil eines dritten Kopplungsmittels zum elektrischen. Koppeln der Gate-Bereiche der Schalt-Transistoren. mit einer Wort-Leitung; – ein viertes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des ersten Schalt-Transistors mit den Gate-Bereichen des zweiten und vierten Flip-Flop-Transistors; und – ein fünftes Kopplungsmittel zum Koppeln des zweiten Source-/Drain-Bereichs des zweiten Schalt-Transistors mit den Gate-Bereichen des ersten und dritten Flip-Flop-Transistors ausgebildet werden.
Verfahren nach Anspruch 25, bei dem in einer dritten Ebene oberhalb der zweiten Ebene – ein zweiter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit einer Wort-Leitung; – ein erster Teil eines sechsten Kopplungsmittels zum elektrischen Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit Bit-Leitungen; – ein siebtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des ersten und des zweiten Flip-Flop-Transistors mit einem ersten Referenzpotential; und – ein achtes Kopplungsmittel zum Koppeln der zweiten Source-/Drain-Bereiche des dritten und des vierten Flip-Flop-Transistors mit einem zweiten Referenzpotential ausgebildet werden.
Verfahren nach Anspruch 26, bei dem in einer vierten Ebene oberhalb der dritten Ebene – ein dritter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit einer Wort-Leitung; – ein zweiter Teil des sechsten Kopplungsmittels zum elektrischen Koppeln der ersten Source-/Drain-Bereiche der Schalt-Transistoren mit Bit-Leitungen; und – eine erste Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des ersten Schalt-Transistors und eine zweite Bit-Leitung, gekoppelt mit dem ersten Source-/Drain-Bereich des zweiten Schalt-Transistors ausgebildet werden.
Verfahren nach Anspruch 27, bei der in einer fünften Ebene oberhalb der vierten Ebene – ein vierter Teil des dritten Kopplungsmittels zum elektrischen Koppeln der Gate-Bereiche der Schalt-Transistoren mit einer Wort-Leitung und – eine Wort-Leitung, gekoppelt mit den Gate-Bereichen des ersten und des zweiten Schalt-Transistors, ausgebildet werden.