TWI407570B - 半導體結構及形成半導體結構及快閃記憶體單元之方法 - Google Patents

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Description

半導體結構及形成半導體結構及快閃記憶體單元之方法
該技術領域係半導體結構，及形成半導體結構之方法；例如像形成快閃記憶體(亦即，非揮發性記憶體)之方法。
半導體裝置製造的一持續目標係增加與半導體不動產之一給定區域關聯之裝置數，藉以達成一增加之整合位準。此類目標的一方面係按比例調整裝置之新一世代，使其小於前一世代。
許多現代電子系統利用非揮發性記憶體(快閃記憶體)。希望增加快閃記憶體之整合位準。然而，在試圖達成控制與浮動閘極間之所需耦合同時避免相鄰浮動閘極間之不合需要干擾中，於按比例調整快閃記憶體單元時出現一問題。參照圖1至4討論已發展用以因應此類問題的一先前技術方法。
圖1顯示一半導體結構10，其包括具有延伸於其中之一系列隔離區14的一基底12，而且包括藉由該等隔離區而彼此間隔之浮動閘極16。
基底12可包括基本上由或由例如以背景p型摻雜物輕度摻雜之單晶矽組成，而且可稱為一半導體基板。為了有助於以下申請專利範圍的解釋，名詞"半導電基板"及"半導體基板"係定義成意指任何包括半導電材料之結構，其包含但不限於大容積半導電材料，例如一半導電晶圓(單獨或在其上包括其他材料的裝配件內)，以及半導電材料層(單獨或在包括其他材料之裝配件內)。名詞"基板"指任何支撐構造，包含但不限於上述半導電基板。
隔離區14包括延伸至基底12內之溝渠中之絕緣材料18。絕緣材料18可例如包括基本上由或由二氧化矽組成。
作用區20對應於該等隔離區間之基底12之柱狀物。該等浮動閘極16係在該等作用區上形成，而且藉由閘極介電質22與該作用區分離。該閘極介電質可包括基本上由或由二氧化矽組成，而且可稱為穿隧氧化物。
該等浮動閘極16包括兩導電部分24及26，其中在所示斷面圖中，該部分24寬於該部分26。因此，部分24與26一起形成一倒置"T"形。該等相鄰浮動閘極之窄部分26係藉由一間隙27而彼此間隔。應注意，該等浮動閘極之倒置"T"形允許間隙27寬於該等相鄰作用區20間之間隙。
該等部分24及26可包括彼此相同之組成物，而且兩者可例如基本上由或由導電摻雜多晶矽組成。注意：若部分24及26包括彼此相同之組成物，則該等部分合併以形成一單一構造。然而，圖1中顯示該等部分彼此分離，其有助於該構造之說明。
一對電性絕緣間隔物28與該等浮動閘極之窄部分26相鄰，以填充該等窄部分與該等隔離區14間之空間。
圖2顯示併入快閃單元30及32中之圖1之浮動閘極。具體言之，在該等浮動閘極上且在該等浮動閘極間之間隙27內提供介電材料34；而且在該介電材料上且亦在該等浮動閘極間之間隙內提供控制閘極材料36。該介電材料34可例如包括基本上由或由二氧化矽/氮化矽/二氧化矽的一堆疊(換言之，一所謂ONO堆疊)組成。該控制閘極材料36可包括任何適合電性導電組成物或組成物之組合，包含(例如)金屬、金屬組成物及/或導電摻雜半導體材料。
在某些應用中，該等相鄰作用區20間之距離可為35奈米，同時該等浮動閘極之窄部分26間之距離大約50奈米。該介電材料34及控制閘極材料36可合於50奈米的一空間內，但很難使其合於35奈米的一空間內。
圖3及4說明一種形成圖1之結構之方法。圖3顯示在一處理階段之結構10，其中在該等浮動閘極之第一部分24上形成間隔物28，以便在該第一部分24上留下開口。圖4顯示一隨後之處理階段，其中沉積多晶矽38，以填充該等開口。該結構然後將經歷平面化，之後材料18及28的一回蝕，以形成圖1之構造。在圖3及4之處理階段顯示部分24及材料38並非導電摻雜；其隱含：該導電摻雜將出現於圖4之處理階段與圖1所示之階段之間。然而，應了解，該導電摻雜可出現於眾多處理階段。譬如，可於圖3之處理階段前導電摻雜部分24；而且可於材料38之沉積期間就地摻雜材料38。
希望發展用於形成半導體裝置之改良式方法，及發展改良式半導體構造。
本發明說明形成非揮發性記憶體(換言之，快閃記憶體)之新方法及新半導體結構。參照圖5至15說明一第一具體實施例，而且參照圖16至25說明一第二具體實施例。
參照圖5，此說明在一初步處理階段的一半導體結構50。結構50包含一基底52，其可包括與以上相對於圖1至4之先前技術所述之基底12相同之組成物。基底52可對應於以適當背景摻雜物輕度摻雜的一單晶矽晶圓。
一墊氧化物層54在基底52上，而且一含氮化矽層56在該墊氧化物層上。該墊氧化物層可包括基本上由或由二氧化矽組成；而且該含氮化矽層可包括基本上由或由氮化矽組成。
一圖案化光罩58在含氮化矽層56上。光罩58可為例如微影圖案化光阻。
參照圖6，光罩58(圖5)之圖案係透過含氮化矽層56及墊氧化物層54加以轉印，而且進入基底52，以形成基底52內之隔離區溝渠60、62及64。光罩58之圖案可透過層56及54加以轉印，而且以任何適合蝕刻或蝕刻之組合進入基底52；而且可在任何適合處理階段移除光罩58(圖5)。
該等隔離區溝渠間之基底52之突出區對應於作用區域位置66及68。因此，該等隔離區溝渠之形成可視為用以定義基底52內之作用區域位置。
參照圖7，在隔離區溝渠60、62及64內形成電性絕緣材料70；而且隨後建構平面化，以形成橫跨材料56及70而延伸的一平面化上表面71。此類平面化可包括例如化學機械研磨(CMP)。材料70可包括任何適合組成物或組成物之組合，而且可包括基本上由或由二氧化矽組成。
該等隔離區內之絕緣材料70可視為具有在基底52內延伸之下部分，及在該基底上向上突出之上部分。
參照圖8，移除含氮化矽層56(圖7)及墊氧化物54(圖7)，而且橫跨作用區66及68之上表面形成閘極介電質72。可以例如一熱磷酸蝕刻的一蝕刻移除該含氮化矽層56，而且可以例如一氫氟酸蝕刻的一蝕刻移除該墊氧化物54。
閘極介電質72可包括任何適合組成物或組成物之組合。譬如，閘極介電質72可包括基本上由或由從對應於基底52的一單晶矽晶圓之曝露表面熱成長之二氧化矽組成。若閘極介電質72由二氧化矽組成，則其可稱為穿隧氧化物。
含氮化矽層56(圖7)及墊氧化物54(圖7)之移除留下絕緣材料70之向上突出部分間之開口74及76，而且分別在作用區位置66及68上。閘極介電質72可視為橫跨此類開口的一底部分而形成。
參照圖9，橫跨絕緣材料70且在開口74及76內形成一間隔物材料層78，以窄化該等開口。間隔物材料78通常將為電性絕緣，而且可包括任何適合組成物或組成物之組合。譬如，該間隔物材料可包括基本上由或由二氧化矽或氮化矽組成。
參照圖10，各向異蝕刻間隔物材料78，以便在開口74及76內形成間隔物80。
參照圖11，閘極材料82係在開口74及76內形成，而且直接靠於閘極介電質72。在所示具體實施例中，當形成閘極材料82時閘極介電質72係該等開口內之唯一介電質，因而該閘極介電質的一整體係於形成間隔物80前存在。其他具體實施例可於形成間隔物80後而且形成閘極材料82前在該等開口74及76內提供至少某種閘極介電材料。
該閘極材料82可包含任何適合組成物或組成物之組合，包含(例如)金屬、金屬組成物及/或半導體材料。最終，材料82將為電性導電。然而，在某些具體實施例中，材料82可為圖11之處理階段後進行導電摻雜的一半導體材料；因而在圖11之處理階段顯示材料82並非導電。在其他具體實施例中，於圖11之處理階段，材料82之至少一部分係導電。此類其他具體實施例可包含例如以下具體實施例：其中材料82包括於該材料沉積期間就地摻雜之半導體材料。若材料82包括半導體材料，則該材料可例如包括基本上由或由矽或Si/Ge組成。該半導體材料可包括任何適合晶相或相位之組合。因而可包括一或多個非晶性、多晶及單晶相。
參照圖12，結構50經歷平面化(例如CMP)，以便從絕緣材料70上移除材料82，而且形成橫跨材料70、78及82而延伸的一平面化上表面83。在某些具體實施例中，該平面化可移除該等材料70及78之某些材料，以降低材料70及78之高度。
保留在作用區域位置66及68上之材料82可視為用以定義向上突出閘極柱狀物84及86。
參照圖13，材料70及78係相對於材料82而選擇性凹陷。此留下與該等向上延伸閘極柱狀物84及86之上區相鄰之間隙(開口)88、90及92。
參照圖14，顯示將閘極材料82轉換成一電性導電材料。此可藉由導電摻雜一半導體材料82而完成。此類導電摻雜可包括將任何適合摻雜物或摻雜物之組合植入半導體材料82中。
在向上延伸閘極柱狀物84及86上且在間隙88、90及92內形成介電材料94及控制閘極材料96。在某些具體實施例中，該介電材料94可視為在該等間隙內形成，以窄化該等間隙，而且該控制閘極材料96可視為在該等窄化之間隙內沉積。
該介電材料94可包括任何適合組成物或組成物之組合，包含例如以上參照先前技術之介電材料34所討論之組成物。該控制閘極材料96可包括任何適合組成物或組成物之組合，包含例如以上對於先前技術之控制閘極材料36所討論之組成物。
向上突出閘極部分84及86對應於非揮發性記憶體之浮動閘極。該向上突出閘極部分84可視為包括與介電材料94及控制閘極材料96組合之間極部分84之一第一快閃裝置100的一浮動閘極；而且向上突出閘極部分86可視為包括與介電材料94及控制閘極材料96組合之閘極部分86之一第二快閃裝置102的一浮動閘極。由於該等浮動閘極之整體可形成於該等間隔物80(圖11及12)內，該等浮動閘極之整體可具有一次微影寬度(或換言之，小於用以形成圖5之抗蝕劑光罩58之一微影製程所達成之最小特徵尺寸的一寬度)。
該等浮動閘極具有寬度89(標示於該等閘極之一)及高度91(標示於該等閘極之另一者)。在某些具體實施例中，該等寬度可從大約10奈米至大約35奈米，而且該等高度可大於或等於大約30奈米，其中典型高度從大約50奈米至大約75奈米。
沿著該等作用區域內之基底52之頂表面，位置66及68內之作用區域具有寬度97。此類寬度可小於或等於大約50奈米，而且在某些具體實施例中可為大約35奈米。因此，沿著圖14之斷面，該等浮動閘極之寬度89可顯著小於該等作用區域之寬度。
圖14之斷面可視為用以定義一軸；因而沿著此類軸，該等浮動閘極之寬度可視為小於該等作用區域之寬度。
位置66及68內之作用區域可視為鄰近作用區域，或更具體言之，彼此緊鄰。位置66及68內之作用區域彼此分離一第一距離93(其中該距離93係該等作用區域間之最遠距離，且了解可將作用區域垂直地傾斜，所以相鄰作用區域之某些部分其彼此較其他部分更接近)。向上突出閘極部分84及86可視為對應於緊鄰浮動閘極；其中該等浮動閘極之一係與在位置66之作用區域關聯，而且另一者係與在位置68之鄰近作用區域關聯。該等向上突出閘極部分84及86係彼此分離一第二距離95，該第二距離95大於該第一距離93。
在某些具體實施例中，第一距離93可小於或等於35奈米，而且第二距離95可為至少45奈米。在此類具體實施例中，第二距離95可視為大於第一距離93至少大約10埃；或者另外，大於第一距離93至少大約25%。對照包括該倒置"T"形浮動閘極之圖2之先前技術結構，圖14之具體實施例可視為包括一"I"形浮動閘極。此有利地提供藉由一所需距離與一相鄰浮動閘極間隔之一浮動閘極的一整體，而非僅藉由該所需距離間隔該浮動閘極之頂部分與該相鄰浮動閘極。
雖然圖14中僅顯示兩快閃記憶體結構，應了解，可同時製造一大量之快閃記憶體結構，以形成一快閃記憶體陣列。
參照圖15，俯視圖中顯示結構50，而說明可在浮動閘極84及86附近提供源極/汲極區104、106、108及110。該等浮動閘極可在該等閘極之相反側將源極/汲極區彼此閘控連接。因此，該閘極84可將源極/汲極區104及106彼此閘控連接，而且閘極86可將源極/汲極區108及110彼此閘控連接。
顯然，圖15亦顯示沿著圖14之軸，該等源極/汲極區並非在該等浮動閘極之間。另外，圖15顯示與一浮動閘極關聯之成對源極/汲極區(譬如，與該浮動閘極84關聯之源極/汲極區104及106)係沿著相對於該浮動閘極的一第二軸，其中此類第二軸實質上與圖14之軸正交。
雖然圖14及15僅顯示與每一作用區關聯的一浮動閘極，但可能有超過一浮動閘極與一單一作用區關聯。若超過一浮動閘極與一作用區關聯，則相對於浮動閘極86，該浮動閘極84將為與作用區域位置66關聯之最接近浮動閘極，而且相對於浮動閘極84，浮動閘極86將為與作用區域位置68關聯之最接近浮動閘極。
可將該等源極/汲極區連接至位元線，而且電荷儲存裝置(譬如電容器)，以便將結構50併入一記憶體陣列中。
圖14及15之具體實施例可藉由使該等浮動閘極較與該等相鄰浮動閘極關聯之作用區域具有更大間距而減少相鄰快閃記憶體單元間之交叉耦合。具體言之，閘極84與86間之間距大於位置66及68中作用區域間之間距。
參照圖16，此說明根據另一具體實施例在一初步處理階段的一半導體結構150。只要適當，如以上在說明圖5至15之結構50中所使用之類似編號將用以說明結構150。
結構150包括該基底52、含氮化矽材料56及前面參照圖5所述之圖案化光罩材料58。然而，對照圖5，結構150在基底52與含氮化矽層56間包括介電材料152及半導體材料154，取代墊氧化物54。
介電材料152可與以上參照圖8所討論之材料72一樣。
半導體材料154可包括任何適合組成物或組成物之組合，且某些具體實施例中將包括基本上由或由矽或Si/Ge組成。雖然顯示半導體材料154在圖16之處理階段係顯示為非導電(換言之，沒有斜線陰影)，但應了解，在某些具體實施例中，於圖16之處理階段導電摻雜材料154。此可藉由於該材料沉積期間就地摻雜材料154及/或藉由於該材料沉積後將導電率增強摻雜物植入材料154中而完成。材料154可包括任何適合之相位，而且可例如包括基本上由或由一或多個非晶性、多晶及單晶相組成。
參照圖17，光罩材料58(圖16)之圖案係透過材料152、154及56加以轉印；而且進入基底52，以形成隔離區溝渠60、62及64。透過材料152、154及56從光罩材料58轉印該圖案而且進入該基底可以任何適合蝕刻或蝕刻之組合加以完成；而且可在任何適合處理階段移除光罩58(圖16)。
隔離區溝渠60、62及64之形成定義保留在該等隔離區溝渠間之基底52之突出內的作用區域位置66及68。
參照圖18，電性絕緣材料70係在隔離區溝渠60、62及64內形成；而且隨後進行平面化，以形成橫跨材料56及70而延伸的一平面化上表面71。
參照圖19，移除含氮化矽層56(圖18)，以留下絕緣材料70之向上突出部分間之開口74及76。
參照圖20，橫跨絕緣材料70且在開口74及76內形成該區域材料層78，以窄化該等開口。
參照圖21，各向異蝕刻間隔物材料78，以便在開口74及76內形成間隔物80。
參照圖22，從半導體材料154的一表面選擇性磊晶成長材料160。材料160可為一半導體材料，而且可將半導體材料154及160分別稱為第一及第二半導體材料，以分辨其彼此。材料160可包括任何適合組成物或組成物之組合；而且可例如包括基本上由或由一或多個矽、Ge及各種金屬組成。例如，材料160可包括，基本上由或由Si/Ge組成。材料160在圖22之處理階段係顯示為非導電(換言之，沒有斜線陰影)，但應了解，在其他具體實施例中，材料160於形成時可為導電，而且於形成時可為例如導電摻雜。
顯示該材料160成長至間隔物80上方的一隆起。當然，在其他具體實施例中，可將材料160成長至小於或等於間隔物80之高度的一隆起。
若從一多晶材料154磊晶成長半導體材料160，將出現該材料160顯示具有一粗糙上表面。應了解，在其他具體實施例中，該磊晶成長材料160可具有一相對較平滑之上表面。
參照圖23，結構150經歷平面化(例如CMP)，以形成橫跨材料70、78及160而延伸的一平面化上表面161。在某些具體實施例中，該平面化可移除該等材料70及78之某些材料，以降低材料70及78之高度。在某些具體實施例中，取代或除了平面化之外，可以一適當蝕刻(例如像一乾式蝕刻)降低材料160之高度。
保留在作用區域位置66及68上之材料160可視為用以定義與前面所述柱狀物84及86相似之向上突出閘極柱狀物164及166。
參照圖24，材料70及78相對於材料160而選擇性凹陷。此留下與該等向上延伸閘極柱狀物164及166之上區相鄰之間隙(或開口)88、90及92。
參照圖25，其顯示將半導體材料154及160轉換成電性導電材料。此可藉由將任何合適摻雜物或摻雜物之組合植入半導體材料154及160中而完成。該等半導體材料154及160一起對應於非揮發性記憶體結構之浮動閘極。每一浮動閘極係整形成一倒置"T"，其中該倒置"T"的一基底對應於材料154，而且該倒置"T"之桿對應於磊晶材料160。
在向上延伸柱狀物164及166上且在間隙88、90及92內形成介電材料94及控制閘極材料96。
該等導電摻雜半導體材料154及160一起對應於非揮發性記憶體之浮動閘極170及172；其中半導體材料154對應於該等浮動閘極之寬部分，而且一半導體材料160對應於該等浮動閘極之窄部分。
浮動閘極170係包括與介電材料94及控制閘極材料96組合之浮動閘極之一第一快閃裝置180的部分，而且浮動閘極172係包括與介電材料94及控制閘極材料96組合之浮動閘極之一第二快閃裝置182的部分。可於圖25之平面外面之位置在浮動閘極170及172附近提供與以上參照圖15所討論相似之源極/汲極區；而且可將快閃裝置180及182併入一記憶體陣列中。
該等浮動閘極170及172具有對應於材料160之窄寬度。此類窄寬度可與圖14中所示寬度89相比較。
圖25之快閃裝置可與以上參照先前技術之圖2所討論相比較。然而，圖25之構造之浮動閘極之窄部分可包括選擇性磊晶成長之半導體材料160，反之該等先前技術之裝置利用沉積之半導體材料38(圖4)。有利的是，因為下列理由而利用磊晶成長之半導體材料160作為該等浮動閘極取代沉積之半導體材料：(1)將存在一減少之程序步驟數目，因為對於磊晶成長材料而言，可省略沉積多晶矽之化學機械研磨(CMP)；(2)省略CMP可避免碟狀相關複雜度；例如屬於周邊裝置之碟狀相關複雜度；(3)磊晶成長可提供該等浮動閘極柱狀物之高度之改良式控制；以及(4)省略CMP可允許形成絕緣材料70及78而無需另外將提供給CMP之侵蝕邊際，該邊際可造成由於利用一增加之溝渠深度達成該邊際而填充溝渠60、62及64之複雜度。
圖26說明一電腦系統400之一具體實施例。電腦系統400包含一監視器401或其他通信輸出裝置、一鍵盤402或其他通信輸入裝置，及一母板404。母板404可承載一微處理器406或其他資料處理單元，及至少一記憶體裝置408。記憶體裝置408可包括記憶體單元的一陣列，而且可將此類陣列與用於存取該陣列中之個別記憶體單元之定址電路耦合。另外，可將該記憶體單元陣列耦合至從該等記憶體單元讀取資料的一讀取電路。可利用該定址及讀取電路於記憶體裝置408與處理器406間運輸資訊。此說明於圖27所示之母板404之方塊圖中。在此類方塊圖中，以410說明該定址電路，而且以412說明該讀取電路。
處理器裝置406可對應於一處理器模組，而且與該模組同時利用之關聯記憶體可包括快閃構造。
記憶體裝置408可對應於一記憶體模組，而且可包括快閃記憶體。
圖28說明一電子系統700之一高階組織的一簡化方塊圖。系統700可包括例如一電腦系統、一程序控制系統，或利用一處理器及關聯記憶體之任何其他系統。電子系統700具有包含一處理器702、一控制單元704、一記憶體裝置單元706及一輸入/輸出(I/O)裝置708之功能性元件(應了解，在各種具體實施例中，該系統可具有複數個處理器、控制單元、記憶體裝置單元及/或I/O裝置)。一般而言，電子系統700將具有一原生指令集，其規定該處理器702對資料所執行之操作，及該處理器702、該記憶體裝置單元706與該I/O裝置708間之其他互動。該控制單元704協調該處理器702、該記憶體裝置706及該I/O裝置708之所有操作，其係藉由連續循環完造成從該記憶體裝置706擷取及執行指令的一組操作。該記憶體裝置706可包含例如一快閃卡之快閃記憶體。
圖29係一電子系統800的一簡化方塊圖。該系統800包含一記憶體裝置802，其具有記憶體單元804的一陣列、位址解碼器806、列存取電路808、行存取電路810，用於控制操作之讀取/寫入控制電路812，及輸入/輸出電路814。該記憶體裝置802進一步包含電力電路816，及例如用於決定一記憶體單元在一低限定值導電狀態或在一高限定值非導電狀態之電流感測器的感測器820。說明之電力電路816包含電源電路880，用於提供一參考電壓之電路882，以脈衝提供一第一字元線之電路884、以脈衝提供一第二字元線之電路886，及以脈衝提供一位元線之電路888。該系統800亦包含一處理器822，或者用於記憶體存取之記憶體控制器。
該記憶體裝置802在佈線或金屬化線路上接收來自該處理器822之控制信號。該記憶體裝置802用以儲存經由I/O線所存取之資料。該處理器822或記憶體裝置802中至少之一可包含快閃記憶體。
可將各種電子系統製造於單一封裝處理單元中，甚或在一單一半導體晶片上，以便減少該處理器與該(等)記憶體裝置間之通信時間。
該等電子系統可用於記憶體模組、裝置驅動器、功率模組、通信模組、處理器模組及特定應用模組中，而且可包含多層、多晶片模組。
該等電子系統可為一寬廣範圍之系統的任何系統，例如時鐘、電視、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。
10、50、150．．．半導體結構
12、52．．．基底
14、60、62、64．．．隔離區溝渠
16、170、172．．．浮動閘極
18、70．．．絕緣材料
20、66、68．．．作用區域位置
22、72．．．閘極介電質
24、26．．．導電部分
27、88、90、92．．．間隙
28、78、80．．．間隔物材料
30、32、100、102、180、182．．．快閃裝置
34、94、152．．．介電材料
36、96．．．控制閘極材料
38、154、160．．．半導體材料
54．．．墊氧化物層
56．．．含氮化矽層
58．．．光罩
71、83、161．．．平面化上表面
74、76．．．開口
82．．．閘極材料
84、86、164、166．．．閘極柱狀物
104、106、108、110．．．源極/汲極區
400．．．電腦系統
401．．．監視器
402．．．鍵盤
404．．．母板
406．．．微處理器
408、706、802．．．記憶體裝置
410．．．定址電路
412．．．讀取電路
700、800．．．電子系統
702、822．．．處理器
704．．．控制單元
708．．．輸入/輸出裝置
804．．．記憶體單元
806．．．陣列、位址解碼器
808．．．列存取電路
810．．．行存取電路
812．．．讀取/寫入控制電路
814．．．輸入/輸出電路
816．．．電力電路
820．．．感測器
880．．．電源電路
882．．．參考電壓電路
884、886．．．字元線電路
888．．．位元線電路
圖1係說明一對浮動閘極結構之一先前技術結構的一示意性片斷圖。
圖2係併入一對快閃記憶體裝置之圖1結構的一先前技術圖。
圖3係在圖1前之一處理階段之一結構的一先前技術圖。
圖4係在圖3後而且在圖1前之一處理階段之圖3結構的一先前技術圖。
圖5係在一初步處理階段所示之一半導體晶圓片斷的一示意圖。
圖6至15說明在圖5後之處理階段之晶圓片斷。
圖16係在一初步處理階段所示之一半導體晶圓片斷的一輪廓圖。
圖17至25說明在圖16後之處理階段之晶圓片斷。
圖26係一電腦具體實施例的一輪廓圖。
圖27係顯示圖26電腦具體實施例之母板之特別特徵的一方塊圖。
圖28係一電子系統具體實施例的一高階方塊圖。
圖29係一記憶體裝置具體實施例的一簡化方塊圖。
50．．．半導體結構
52．．．基底
66、68．．．作用區域位置
70．．．絕緣材料
72．．．閘極介電質
78．．．間隔物材料
82．．．閘極材料
84、86．．．閘極柱狀物
88、90、92．．．間隙
94．．．介電材料
96．．．控制閘極材料
100、102．．．快閃裝置

Claims (28)

  1. 一種從一半導體基板形成一半導體結構之方法，該半導體基板具有在一單晶半導體材料內所定義之複數個作用區域位置，而且具有與該等作用區域位置相鄰並將該等作用區域位置彼此分離之隔離區；該半導體基板在該等作用區域位置上具有一閘極介電層，而且在該閘極介電質上及該等隔離區間具有一多晶半導體材料層；該等隔離區包括在該等作用區域位置上方延伸而且定義該多晶半導體材料上之開口之絕緣材料；該方法包括：在該等開口內形成與該閘極介電質接觸之間隔物以窄化該等開口；在形成該等間隔物之後，在該等窄化之開口內從該多晶半導體材料磊晶成長電性導電閘極材料；在該等作用區域位置內形成源極/汲極區，該等源極/汲極區係透過該導電閘極材料而彼此閘控耦合；以及在一最終半導體結構中保留該等間隔物。
  2. 如請求項1之方法，其中將該導電閘極材料成長至一第一高度，而且尚包括將該導電閘極材料之高度降低至一第二高度。
  3. 如請求項2之方法，其中降低該導電閘極材料之高度包括一乾式蝕刻。
  4. 如請求項2之方法，其中降低該導電閘極材料之高度包括化學機械研磨。
  5. 如請求項1之方法，其中將該導電閘極材料成長至該等 隔離區之絕緣材料的一高度以上，而且進一步包括將該導電閘極材料平面化至大約該等隔離區之絕緣材料的一高度。
  6. 如請求項5之方法，其中該平面化之電性導電閘極材料形成向上突出閘極柱狀物；其中相鄰作用區域位置係彼此間隔一第一距離；且其中相鄰向上突出閘極柱狀物係彼此間隔一第二距離，該第二距離大於該第一距離至少大約10埃。
  7. 如請求項5之方法，其中該平面化之電性導電閘極材料形成向上突出閘極柱狀物；其中相鄰作用區域位置係彼此間隔一第一距離；且其中相鄰向上突出閘極柱狀物係彼此間隔一第二距離，該第二距離大於該第一距離至少大約25%。
  8. 一種從一構造形成一半導體結構之方法，該構造包括一半導體晶圓、閘極介電質橫跨該晶圓、第一半導體材料橫跨該閘極介電質、一含氮化矽層橫跨該第一半導體材料，以及一圖案化光罩在該含氮化矽層上；該方法包括：透過該含氮化矽層、第一材料及閘極介電質轉印該光罩的一圖案，而且進入該晶圓，以便在該晶圓內形成隔離區溝渠，及定義該晶圓內之溝渠間之作用區域位置；在該等隔離區溝渠內且在該含氮化矽層上形成絕緣材料；平面化該絕緣材料，以便從該含氮化矽層上加以移 除，該平面化之絕緣材料具有在該晶圓上向上突出之部分；移除該含氮化矽層，以便留下在該第一半導體材料上且在該絕緣材料之向上突出部分間之開口；在該等開口內形成該閘極介電質；在該等開口內形成與該閘極介電質接觸之間隔物，以窄化該等開口；從該第一半導體材料且在該等窄化之開口內磊晶成長第二半導體材料；導電摻雜該等第一及第二半導體材料，以便從該等第一及第二半導體材料形成導電閘極材料；在該等作用區域位置內形成源極/汲極區，該等源極/汲極區係透過該導電閘極材料而彼此閘控耦合；以及在一最終半導體結構中保留該等間隔物。
  9. 如請求項8之方法，其中該第一半導體材料包括多晶矽。
  10. 如請求項8之方法，其中該第二半導體材料包括矽。
  11. 如請求項8之方法，其中該第一半導體材料包括多晶Si/Ge。
  12. 如請求項8之方法，其中該第二半導體材料包括Si/Ge。
  13. 如請求項8之方法，其中導電摻雜該等第一及第二半導體材料包括將導電率增強摻雜物植入該等第一及第二半導體材料中。
  14. 如請求項13之方法，其中於成長該第二半導體材料前發 生該導電率增強摻雜物之至少某些摻雜物植入該第一半導體材料中。
  15. 如請求項8之方法，其中將該第二半導體材料成長至該等隔離區之絕緣材料的一高度以上，而且進一步包括將該第二半導體材料平面化至大約該等隔離區之絕緣材料的一高度。
  16. 如請求項15之方法，其中該平面化之第二半導體材料形成向上突出閘極柱狀物；其中相鄰作用區域位置係彼此間隔一第一距離；且其中相鄰向上突出閘極柱狀物係彼此間隔一第二距離，該第二距離大於該第一距離至少大約25%。
  17. 如請求項16之方法，其進一步包括：降低該隔離區絕緣材料及該等間隔物之高度，以形成相鄰向上突出閘極柱狀物間之間隙；在該等間隙內形成介電材料，以窄化該等間隙；在該等窄化之間隙內形成電性導電控制閘極材料；以及其中於降低該隔離區絕緣材料及該等間隔物之高度前出現摻雜該第二半導體材料。
  18. 一對相鄰非揮發性記憶體單元，其包括作用區域及在該等作用區域上之浮動閘極，該等浮動閘極係整形成垂直延伸柱狀物，而且彼此間隔一距離，該距離較作用區域彼此間隔更大；該等浮動閘極具有絕緣間隔物，其在該等浮動閘極之相對側上且與一閘極介電質接觸。
  19. 一種半導體結構，其包括： 一半導體基板，其具有複數個作用區域，而且具有與該等作用區域相鄰並將該等作用區域彼此間隔之隔離區，沿著一第一軸，該等作用區域具有一第一寬度；一閘極介電質，其在該等作用區域上；浮動閘極，其在該閘極介電質上，沿著該第一軸，該等浮動閘極具有小於該第一寬度的一第二寬度，該等浮動閘極係具有一從10奈米至35奈米之寬度的矩形且包含一單一材料，該等矩形浮動閘極具有多個直接接觸閘極介電材料之完整地平面水平下表面，該等矩形浮動閘極具有多個相對於該等下表面之完整地平面水平上表面，該等矩形浮動閘極具有多個在90度角處結合該等上表面之垂直側壁；間隔物，其在該等浮動閘極之相對側上且與該閘極介電質接觸；源極/汲極區，其在該等作用區域內；成對源極/汲極區係與個別浮動閘極關聯，其中成對源極/汲極區之個別源極/汲極區在與該等成對源極/汲極區關聯之個別浮動閘極之相反側；與一個別浮動閘極關聯之成對源極/汲極區係沿著相對於實質上與該第一軸正交之浮動閘極的一第二軸；相鄰浮動閘極，其係藉由沿著該第一軸之間隙而彼此分離；絕緣材料，其在該等浮動閘極上且在該等間隙內延伸，該等浮動閘極之該等上表面直接接觸該絕緣材料； 以及控制閘極材料，其在該絕緣材料上且在該等間隙內延伸。
  20. 如請求項19之半導體結構，其中該等浮動閘極具有至少大約30奈米之高度。
  21. 如請求項20之半導體結構，其中該等浮動閘極具有從大約50奈米至大約75奈米之高度，而且具有從大約10奈米至大約35奈米之寬度。
  22. 一種半導體結構，其包括：一半導體基板，其具有複數個作用區域位置，而且具有與該等作用區域位置相鄰並將該等作用區域位置彼此間隔之隔離區；鄰近作用區域，其係彼此間隔一第一距離；閘極介電質，其在該等作用區域上；浮動閘極，其在該閘極介電質上，一第一浮動閘極在一作用區域上，而且一第二浮動閘極在最接近該第一浮動閘極之鄰近作用區域上，且最接近該鄰近作用區域上之任何浮動閘極之第一浮動閘極；該等第一及第二浮動閘極係彼此間隔一第二距離，該第二距離大於該第一距離至少10 Å，該等第一及第二浮動閘極係具有一從10奈米至35奈米之寬度的矩形且包含一單一材料，該等矩形浮動閘極具有多個直接接觸閘極介電材料之完整地平面水平下表面，該等矩形浮動閘極具有多個相對於該等下表面之完整地平面水平上表面，該等矩形浮動閘極具有 多個在90度角處結合該等上表面之垂直側壁；間隔物，其在該等浮動閘極之相對側上且與該閘極介電質接觸；源極/汲極區，其在該等作用區域內，該等源極/汲極區並非在第一與第二浮動閘極之間；絕緣材料，其在該等第一及第二浮動閘極上延伸，該等第一及第二浮動閘極之該等上表面直接接觸該絕緣材料；以及控制在該絕緣材料上之閘極材料。
  23. 如請求項22之結構，其中該等第一及第二浮動閘極包括導電摻雜矽。
  24. 如請求項22之結構，其中該等第一及第二浮動閘極包括導電摻雜Si/Ge。
  25. 一種半導體結構，其包括：一半導體基板，其具有複數個作用區域位置，而且具有與該等作用區域位置相鄰並將該等作用區域位置彼此間隔之隔離區，該作用區域位置具有一第一寬度；鄰近作用區域，其係彼此間隔一第一距離；閘極介電質，其在該等作用區域上；浮動閘極，其在該閘極介電質上，一第一浮動閘極在一作用區域上，而且一第二浮動閘極在最接近該第一浮動閘極之鄰近作用區域上，且最接近該鄰近作用區域上之任何浮動閘極之第一浮動閘極；該等第一及第二浮動閘極係彼此間隔一第二距離，該第二距離大於該第一距 離至少25%，該等第一及第二浮動閘極係具有一從10奈米至35奈米之寬度的矩形且包含一單一材料，該等矩形浮動閘極具有多個直接接觸閘極介電材料之完整地平面水平下表面，該等矩形浮動閘極具有多個相對於該等下表面之完整地平面水平上表面，該等矩形浮動閘極具有多個在90度角處結合該等上表面之垂直側壁；間隔物，其在該等浮動閘極之相對側上且與該閘極介電質接觸；源極/汲極區，其在該等作用區域內，該等源極/汲極區並非在第一與第二浮動閘極之間；絕緣材料，其在該等浮動閘極上延伸，該等第一及第二浮動閘極之該等上表面直接接觸該絕緣材料；以及控制在該絕緣材料上延伸之閘極材料。
  26. 如請求項25之結構，其中該等浮動閘極包括導電摻雜矽。
  27. 如請求項25之結構，其中該等浮動閘極包括導電摻雜Si/Ge。
  28. 如請求項25之結構，其中該等浮動閘極具有從大約50奈米至大約75奈米之高度。
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