KR20230003169A - 활성 영역 주위의 4개의 측면 중 3개를 따라 전도성 재료를 갖는 집적 조립체, 및 집적 조립체를 형성하는 방법 - Google Patents

활성 영역 주위의 4개의 측면 중 3개를 따라 전도성 재료를 갖는 집적 조립체, 및 집적 조립체를 형성하는 방법 Download PDF

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스리니바스 풀루구르타
윤페이 가오
산 디. 탕
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마이크론 테크놀로지, 인크
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Abstract

일부 실시형태는 수직으로 연장되는 활성 영역의 어레이를 갖는 집적 조립체를 포함한다. 활성 영역의 각각은 4개의 측면을 가진 영역 내에 포함된다. 전도성 게이트 재료는 제1 전도성 구조체로서 구성된다. 제1 전도성 구조체의 각각은 어레이의 행을 따라 연장된다. 제1 전도성 구조체는 4개의 측면을 가진 영역의 각각의 4개의 측면 중 3개를 따르는 세그먼트를 포함한다. 제2 전도성 구조체는 활성 영역 아래에 있고 어레이의 열을 따라 연장된다. 제3 전도성 구조체는 어레이의 행을 따라 연장되고 4개의 측면을 가진 영역의 제4 측면에 인접한다. 저장 소자는 활성 영역과 결합된다. 일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다.

Description

활성 영역 주위의 4개의 측면 중 3개를 따라 전도성 재료를 갖는 집적 조립체, 및 집적 조립체를 형성하는 방법
관련된 특허 데이터
본 출원은 미국 특허 출원 일련 번호 제16/868,133호(출원일: 2020년 5월 6일)에 대한 우선권 및 이의 이득을 주장하고, 이 기초 출원은 본 명세서에 참조에 의해 원용된다.
기술 분야
집적 조립체(예컨대, DRAM 구성, FeRAM 구성, 등). 집적 조립체를 형성하는 방법.
메모리는 커패시터와 조합하여 액세스 트랜지스터를 개별적으로 포함하는 메모리 셀을 활용할 수 있다. 메모리가 강유전성 랜덤 액세스 메모리(FeRAM)인 경우 커패시터는 강유전성 커패시터일 수 있거나, 메모리가 전통적인 동적 랜덤 액세스 메모리(DRAM)인 경우 비강유전성 커패시터일 수 있다.
개선된 메모리 아키텍처, 및 메모리 아키텍처를 형성하는 개선된 방법을 개발하는 것이 바람직할 것이다. 또한, 이러한 방법이 FeRAM 및 DRAM의 제작을 위해 적용 가능함이 바람직할 것이다.
도 1 및 도 1a는 일 예시적인 집적 조립체의 영역의 개략도이다. 도 1은 개략적인 하향식 단면도이고, 도 1a는 개략적인 측단면도이다. 도 1a의 도면은 도 1의 라인(A-A)을 따른 것이고, 도 1의 도면은 도 1a의 라인(1-1)을 따른 것이다.
도 2 및 도 2a는 일 예시적인 집적 조립체의 영역의 개략도이다. 도 2는 개략적인 하향식 단면도이고, 도 2a는 개략적인 측단면도이다. 도 2a의 도면은 도 2의 라인(A-A)을 따른 것이고, 도 2의 도면은 도 2a의 라인(2-2)을 따른 것이다.
도 3 내지 도 3b는 일 예시적인 집적 조립체의 영역의 개략도이다. 도 3은 하향식 개략도이다. 도 3a 및 도 3b는 각각 도 3의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다.
도 4 내지 도 4b는 도 3의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 4는 하향식 개략도이다. 도 4a 및 도 4b는 각각 도 4의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다.
도 5 내지 도 5b는 도 4의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 5는 하향식 개략도이다. 도 5a 및 도 5b는 각각 도 5의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다.
도 6 내지 도 6b는 도 5의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 6는 하향식 개략도이다. 도 6a 및 도 6b는 각각 도 6의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다.
도 7 내지 도 7b는 도 6의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 7은 하향식 개략도이다. 도 7a 및 도 7b는 각각 도 7의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다.
도 8 내지 도 8b는 도 7의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 8은 하향식 개략도이다. 도 8a 및 도 8b는 각각 도 8의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다.
도 9 내지 도 9c는 도 8의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 9는 하향식 개략도이다. 도 9a 및 도 9b는 각각 도 9 및 도 9c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 9c는 도 9a 및 도 9b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 10 내지 도 10c는 도 9의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 10은 하향식 개략도이다. 도 10a 및 도 10b는 각각 도 10 및 도 10c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 10c는 도 10a 및 도 10b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 11 내지 도 11c는 도 10의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 11은 하향식 개략도이다. 도 11a 및 도 11b는 각각 도 11 및 도 11c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 11c는 도 11a 및 도 11b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 12 내지 도 12c는 도 11의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 12는 하향식 개략도이다. 도 12a 및 도 12b는 각각 도 12 및 도 12c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 12c는 도 12a 및 도 12b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 13 내지 도 13c는 도 12의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 13은 하향식 개략도이다. 도 13a 및 도 13b는 각각 도 13 및 도 13c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 13c는 도 13a 및 도 13b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 14 내지 도 14c는 도 13의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 14는 하향식 개략도이다. 도 14a 및 도 14b는 각각 도 14 및 도 14c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 14c는 도 14a 및 도 14b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 15 내지 도 15c는 도 14의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 15는 하향식 개략도이다. 도 15a 및 도 15b는 각각 도 15 및 도 15c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 15c는 도 15a 및 도 15b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 16 내지 도 16c는 도 15의 공정 단계에 후속하는 공정 단계에서의 도 3의 예시적인 집적 조립체의 영역의 개략도이다. 도 16은 하향식 개략도이다. 도 16a 및 도 16b는 각각 도 16 및 도 16c의 라인(A-A 및 B-B)을 따르는 개략적인 측단면도이다. 도 16c는 도 16a 및 도 16b의 라인(C-C)을 따르는 개략적인 하향식 단면도이다.
도 17 내지 도 19는 도 16a의 공정 단계를 따를 수 있는 예시적인 공정 단계에서의 도 16a의 예시적인 집적 조립체의 영역의 개략적인 단면도이다.
도 20은 일 예시적인 메모리 어레이의 영역의 개략도이다.
일부 실시형태는 활성 영역 주위의 4개의 측면 중 3개를 따르는 전도성 재료(예컨대, 워드라인 재료)를 갖는 집적 조립체(예컨대, DRAM, FeRAM, 등)를 포함한다. 일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다. 예시적인 실시형태는 도 1 내지 도 20을 참조하여 설명된다.
도 1 및 도 1a를 참조하면, 집적 조립체(10)는 어레이(22)에 배열된 수직으로 연장되는 활성 영역(20)을 포함한다. 어레이는 행 방향(도시된 y축을 따라 연장됨) 및 열 방향(도시된 x축을 따라 연장됨)을 포함한다. 도시된 실시형태에서, 행 방향은 열 방향에 실질적으로 직교하며, 용어 "실질적으로 직교하는"은 제작 및 측정의 합리적인 허용 오차 내에서 직교하는 것을 의미한다. 다른 실시형태에서, 행 방향은 열 방향과 실질적으로 직교하지 않고 열 방향과 교차할 수 있다.
수직으로 연장되는 활성 영역(20)은 반도체 재료(24)를 포함한다. 일부 실시형태에서, 활성 영역(20)은 반도체 재료의 수직으로 연장되는 기둥에 대응하는 것으로 간주될 수 있으며, 이러한 기둥은 도시된 z축 방향을 따라 연장된다. z축 방향은 x축 방향 및 y축 방향과 실질적으로 직교할 수 있다. 일부 실시형태에서, 수직으로 연장되는 기둥(20)은 대략 수직인 방향을 따라 연장될 수 있고; 용어 "대략 수직"은 x축 방향 및 y축 방향에 직교하는 대략 15°이내를 의미한다.
반도체 재료(24)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 실리콘, 게르마늄, III/V족 반도체 재료(예컨대, 갈륨 인화물), 반도체 산화물, 등 중 하나 이상을 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있으며; 용어 III/V족 반도체 재료는 주기율표의 III족 및 V족으로부터 선택된 원소를 포함하는 반도체 재료를 지칭한다(III족 및 V족은 오래된 명명법이며, 지금은 13족 및 15족으로서 지칭된다). 일부 예시적인 실시형태에서, 반도체 재료(24)는 적절하게 도핑된 실리콘을 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 실리콘은 임의의 적합한 결정질 형태일 수 있으며; 일부 예시적인 실시형태에서 실리콘의 결정질 형태는 단결정질, 다결정질, 비정질 등 중 하나 이상일 수 있다.
도시된 활성 영역은 각각, 하부 소스/드레인 영역(26), 상부 소스/드레인 영역(28), 및 소스/드레인 영역(26 및 28) 사이의 채널 영역(30)을 포함한다. 일부 실시형태에서, 소스/드레인 영역(26 및 28) 중 하나는 제1 소스/드레인 영역으로서 지칭될 수 있고, 다른 하나는 제2 소스/드레인 영역으로서 지칭될 수 있다. 채널 영역(30)과 소스/드레인 영역(26 및 28) 사이의 대략적인 경계를 도시하기 위해 점선(25)이 제공된다.
저장 소자(18)는 상부 소스/드레인 영역(28)과 전기적으로 결합되는 것으로 도시된다. 저장 소자는 적어도 2개의 검출 가능한 상태를 갖는 임의의 적합한 디바이스일 수 있고; 일부 실시형태에서 예를 들면, 커패시터(도시된 바와 같음), 저항성 메모리 디바이스, 전도성 브리징 디바이스, 상변화 메모리(PCM) 디바이스, 프로그래밍 가능한 금속화 셀(PMCs), 등일 수 있다. 도시된 커패시터는 상부 소스/드레인 영역(28)과 결합된 하부 전극(27)을 갖고, 기준 소스(31)와 결합된 상부 전극(29)을 갖는다. 기준 소스(31)는 공통 플레이트(CP) 전압에 대응할 수 있다. 공통 플레이트 전압은 접지보다 크거나 같은 것으로부터 VCC 미만이거나 같은 범위(즉, 접지≤CP≤VCC) 내의 전압과 같은 임의의 적합한 전압일 수 있다. 일부 응용 분야에서, 공통 플레이트 전압은 대략 1/2 VCC(즉, 대략 VCC/2)일 수 있다.
절연 재료(33)는 커패시터 전극(27 및 29) 사이에 있다. 절연 재료(33)는 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 절연 재료(33)는 비강유전성 재료만을 포함할 수 있다(예컨대, 비강유전성 절연 재료일 수 있음). 비강유전성 절연 재료는 예를 들면, 이산화 규소, 산화 알루미늄, 산화 하프늄, 산화 지르코늄 등 중 하나 이상을 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 일부 실시형태에서, 절연 재료(33)는 강유전성 재료를 포함할 수 있다. (예컨대, 강유전성 절연 재료일 수 있음). 강유전성 절연 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며; 일부 예시적인 실시형태에서 전이 금속 산화물, 지르코늄, 산화 지르코늄, 니오븀, 산화 니오븀, 하프늄, 산화 하프늄, 납 지르코늄 티타네이트, 및 바륨 스트론튬 티타네이트 중 하나 이상을 포함할 수 있다. 또한, 일부 예시적인 실시형태에서 강유전성 절연 재료는 실리콘, 알루미늄, 란타늄, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 불순물을 그 안에 가질 수 있다.
반도체 재료(24)는 전도성 구조체(32)에 의해 지지된다. 전도성 구조체(32)는 디지트 라인(감지 라인, 비트라인)(DL)에 대응할 수 있으며, 이러한 디지트 라인은 열 방향(즉, 도시된 x축 방향)을 따라 연장된다. 활성 영역(20)은 하부 소스/드레인 영역(26)을 통해 전도성 구조체(32)에 전기적으로 결합된다.
전도성 구조체(32)는 전도성 재료(34)를 포함한다. 전도성 재료(34)는; 예를 들면, 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄, 등) 중 하나 이상, 금속 함유 조성물(예컨대, 금속 실리사이드, 금속 질화물, 금속 탄화물, 등), 및/또는 전도적으로 도핑된 반도체 재료(예컨대, 전도적으로 도핑된 실리콘, 전도적으로 도핑된 게르마늄, 등)와 같은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 예시적인 실시형태에서, 전도성 재료(34)는 텅스텐, 텅스텐 질화물 및 텅스텐 실리사이드 중 하나 이상을 포함할 수 있다.
전도성 재료(34)는 베이스(12) 위에 지지된다. 베이스(12)는 반도체 재료를 포함할 수 있고; 예를 들면, 단결정 실리콘을 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 베이스(12)는 반도체 기판으로서 지칭될 수 있다. 용어 "반도체 기판"은 반도체 웨이퍼(단독으로 또는 다른 재료를 포함하는 조립체의)와 같은 대용량 반도체 재료, 및 반도체 재료 층(단독으로 또는 다른 재료를 포함하는 조립체의)을 포함하지만, 이로 제한되지 않은 반도체 재료를 포함하는 임의의 구성을 의미한다. 용어 "기판"은 상기 설명된 반도체 기판을 포함하지만, 이로 제한되지 않는 임의의 지지 구조체를 지칭한다. 일부 응용 분야에서, 베이스(12)는 집적 회로 제작과 연관된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들면, 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료, 등 중 하나 이상을 포함할 수 있다.
베이스(12)와 전도성 구조체(32) 사이에 갭이 제공되어 베이스(12)와 전도성 구조체(32) 사이에 다른 재료, 구성요소, 디바이스, 등이 제공될 수 있음을 나타낸다.
도시된 실시형태에서, 논리 회로망(예컨대, CMOS)은 베이스에 의해 지지되고 베이스(12)와 전도성 구조체(32) 사이의 도시된 갭 내에 있다. 논리 회로망은 구동기 회로망(예컨대, 워드라인 구동기 회로망)(14) 및 감지 회로망(예컨대, 감지 증폭기 회로망)(16)을 포함한다. 디지트 라인(32)은 감지 회로망(16)과 전기적으로 결합되는 것으로 도시된다.
부가적인 전도성 구조체(36)는 행 방향(즉, 도시된 y축 방향)을 따라 연장된다. 전도성 구조체(36)는 워드라인(액세스 라인)(WL1 내지 WL6)에 대응할 수 있다. 워드라인 구조체(WL1 내지 WL6)는 구동기 회로망(14)에 전기적으로 결합된다.
전도성 구조체(36)는 전도성 재료(38)를 포함한다. 전도성 재료(38)는; 예를 들면, 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄, 등) 중 하나 이상, 금속 함유 조성물(예컨대, 금속 실리사이드, 금속 질화물, 금속 탄화물, 등), 및/또는 전도적으로 도핑된 반도체 재료(예컨대, 전도적으로 도핑된 실리콘, 전도적으로 도핑된 게르마늄, 등)와 같은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 전도성 재료(38)는 텅스텐을 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 일부 실시형태에서, 전도성 재료(38)는 전도적으로 도핑된 실리콘(예컨대, 폴리실리콘) 및/또는 금속을 포함할 수 있고; 전도적으로 도핑된 실리콘 및 금속 둘 다를 포함하는 구조체는 일부 응용 분야에서 하이브리드 게이트 구조체에 대응한다. 일부 실시형태에서, 전도성 재료(38)는 전도성 게이트 재료로서 지칭될 수 있다.
도 1의 도면은 활성 영역(20)의 각각이 4개의 측면을 가진 영역(40) 내에 포함되는 것으로 간주될 수 있음을 보여준다(도면을 단순화하기 위해 4개의 측면을 가진 영역(40) 중 하나만이 도 1에 도시되고 라벨링됨). 워드라인(WL2)에 대응하는 전도성 구조체(36)는 도시된 4개의 측면을 가진 영역(40)에 인접한다. 이러한 전도성 구조체는 4개의 측면을 가진 영역(40)에 근접한 세그먼트(38, 42a 및 42b)를 포함한다. 세그먼트(38, 42a 및 42b)는 4개의 측면을 가진 영역의 4개의 측면 중 3개를 따르지만, 워드라인(WL2)으로부터의 어떠한 세그먼트도 4개의 측면을 가진 영역(40)의 제4 측면을 따르지 않는다. 세그먼트(38, 42a 및 42b)는 함께 고려되어 3개의 측면을 가진 게이팅 구조체를 형성할 수 있다.
일부 실시형태에서, 워드라인(WL2)은 빗형 구성인 것으로 간주될 수 있고, 세그먼트(38)는 빗형 구성의 샤프트(44)를 따르며, 세그먼트(42a 및 42b)는 빗형 구성의 톱니이다. 샤프트(44)는 도시된 y축 방향을 따라 연장된다. 톱니(42a 및 42b)는 샤프트(44)로부터 돌출하고, 도시된 실시형태에서 x축 방향을 따라 돌출한다. 도시된 워드라인은 모두 워드라인(WL2)의 빗형 구성을 포함하고, 활성 영역(20)의 각각은 4개의 측면을 가진 영역(도시된 영역(40)과 유사함) 내에 포함되고, 4개의 측면을 가진 영역의 4개의 측면 중 3개를 따르며 이러한 4개의 측면을 가진 영역의 제4 측면을 따르지 않는 빗형 워드라인 구성의 세그먼트를 갖는 것으로 간주될 수 있다.
일부 실시형태에서, 워드라인 구조체(36)는 제1 전도성 구조체로서 지칭될 수 있고, 디지트 라인 구조체(32)는 제2 전도성 구조체로서 지칭될 수 있거나; 전도성 구조체(32)는 제1 전도성 구조체로서 지칭될 수 있고, 전도성 구조체(36)는 제2 전도성 구조체로서 지칭될 수 있다. 디지트 라인 구조체(32)는 어레이(22)의 행을 따라 형성되고, 워드라인 구조체(36)에 실질적으로 직각으로 연장되는 다수의 디지트 라인 구조체를 나타낼 수 있다.
도시된 실시형태에서, 활성 영역(20)은 하향식 도면에서 직사각형 형상으로 도시된다. 다른 실시형태에서, 활성 영역(20)은 다른 형상을 가질 수 있다. 예시적인 다른 형상은 정사각형, 원형, 타원형, 다각형, 등이다. 활성 영역(20)이 다각형인 경우, 이는 4개의 측면을 가진 다각형일 수 있거나, 4개보다 많은 측면을 가질 수 있거나, 4개보다 작은 측면을 가질 수 있다.
동작 시에, 구동기 회로망(14)은 채널 영역(30)을 가로질러 소스/드레인 영역(26 및 28)을 게이트 방식으로 서로 결합하기 위해 하나 이상의 선택된 워드라인(36)을 따라 적합한 전압을 제공하기 위해 활용될 수 있다. 일부 실시형태에서, 워드라인(36)(구체적으로, 워드라인을 따른 트랜지스터 게이트)은 선택된 워드라인에 인가된 충분한 전압이 채널 영역을 통한 전류 흐름을 가능하게 하는 전기장을 유도하여 채널 영역의 대향하는 측면에 소스/드레인 영역을 서로 전기적으로 결합하도록 채널 영역(30)에 동작 가능하게 인접하는(동작 가능하게 근접함) 것으로 간주될 수 있다. 선택된 워드라인에 대한 전압이 임계 레벨보다 낮으면, 전류가 채널 영역을 통해 흐르지 않을 것이고, 채널 영역의 대향하는 측면에 있는 소스/드레인 영역은 서로 전기적으로 결합되지 않을 것이다. 워드라인에 인가된 전압 레벨을 통해 소스/드레인 영역의 결합/결합 해제를 선택적으로 제어하는 것은 소스/드레인 영역의 게이트 결합으로서 지칭될 수 있다.
수직으로 연장되는 활성 영역(20)은 액세스 트랜지스터(58) 내에 있는 것으로 간주될 수 있으며, 각각의 액세스 트랜지스터는 활성 영역 중 하나 및 이러한 활성 영역에 인접한 트랜지스터 게이트를 포함한다. 트랜지스터 게이트는 활성 영역의 채널 영역(30)에 동작 가능하게 인접한 전도성 구조체(36)의 일부에 대응한다.
절연 재료(46)는 워드라인(36) 주위로 연장되는 것으로 도시된다. 절연 재료(46)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 워드라인(36)과 채널 영역(30) 사이의 절연 재료(46)의 부분은 게이트 유전 재료(48)에 대응하는 것으로 간주될 수 있다. 이러한 게이트 유전 재료는 나머지 절연 재료(46)와 동일하거나 동일하지 않을 수 있다.
도 1 및 도 1a의 어레이(22)는 메모리 어레이에 대응하는 것으로 간주될 수 있고, 메모리 어레이의 개별적인 메모리 셀(19)은 액세스 트랜지스터(58)와 함께 저장 소자(18)를 포함한다.
도시된 실시형태에서, 부가적인 전도성 구조체(50)는 어레이(22)의 행을 따라, 및 4개의 측면을 가진 영역(40)의 제4 측면을 따라 연장된다. 구조체(50)는 이를 제1 및 제2 구조체(32 및 36)와 구별하기 위해 제3 구조체로서 지칭될 수 있다.
구조체(50)는 전도성 재료(52)를 포함한다. 전도성 재료(52)는; 예를 들면, 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄, 등) 중 하나 이상, 금속 함유 조성물(예컨대, 금속 실리사이드, 금속 질화물, 금속 탄화물, 등), 및/또는 전도적으로 도핑된 반도체 재료(예컨대, 전도적으로 도핑된 실리콘, 전도적으로 도핑된 게르마늄, 등)와 같은 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 제3 구조체(50)의 전도성 재료(52)는 제1 및 제2 구조체(32 및 36)의 재료(34 및 38) 중 하나 또는 둘 다와 동일한 조성물을 포함할 수 있다. 일부 실시형태에서, 제3 구조체(50)의 전도성 재료(52)는 제1 및 제2 구조체(32 및 36)의 재료(34 및 38) 중 하나 또는 둘 다와 상이한 조성물을 포함할 수 있다. 일부 실시형태에서, 재료(52)는 전도적으로 도핑된 실리콘(예컨대, 폴리실리콘) 및/또는 금속을 포함할 수 있고; 구성은 일부 응용 분야에서 하이브리드 구조체에 대응하는 전도적으로 도핑된 실리콘 및 금속 둘 다를 포함한다.
도 1 및 도 1a의 제3 구조체(50)는 인접한 (이웃하는) 구성요소(예컨대, 이웃하는 활성 영역 및/또는 이웃하는 워드라인) 사이에 차폐를 제공하는 차폐 구조체에 대응할 수 있다. 차폐 구조체는 이웃하는 구성요소 사이의 원하지 않는 용량성 결합을 방지할 수 있다. 일부 실시형태에서, 차폐 구조체(50)는 적합한 기준 전압(기준 전압 노드)(54)과 전기적으로 결합될 수 있다. 기준 전압(54)은 임의의 적합한 기준 전압일 수 있고, 일부 실시형태에서 공통 플레이트(CP) 전압과 동일할 수 있다.
절연 재료(56)는 전도성 구조체(50)에 인접한다. 도시된 실시형태에서, 절연 재료(56)는 전도성 구조체(50) 아래에 있고, 전도성 구조체(50)의 측벽을 따른다. 절연 재료(56)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 절연 재료(56)는 워드라인(36)에 인접한 절연 재료(46)와 동일하거나 동일하지 않을 수 있다.
일부 응용 분야에서, 구조체(50)는 부유체 문제를 완화하거나 방지하도록 구성될 수 있다. 부유체 효과는; 미국 특허 번호 제8,878,271호(제1 발명자: Kamal M. Karda, 양수인: Micron Technology, Inc.)에서 설명된 바와 같이 수직 액세스 트랜지스터에서 문제가 발생할 수 있다. 부유체 효과는 기준 전압과 전기적으로 결합되지 않은(즉, 특정 기준 전압으로 설정되지 않고 "변동"임) 반도체 재료의 본체 내에 있는 수직 액세스 트랜지스터의 채널 영역으로 인해 발생한다. 부유체 효과는 메모리 어레이에 걸쳐 저하된 전하 보유, 전력 분배 문제, 및/또는 다른 문제를 유발할 수 있다. 도 2 및 도 2a는 구조체(50)가 액세스 트랜지스터(58)의 본체 영역(채널 영역)(30)과 전기적으로 결합되는 일 예시적인 응용 분야에서의 조립체(10)를 보여준다.
전도성 구조체(50)는 부유체 효과가 완화되는 것을 가능하게 하기 위해 적합한 기준 전압(기준 전압 노드)(REF)과 전기적으로 결합될 수 있다. 일부 실시형태에서, 이러한 기준 전압은 접지 전압(GND)일 수 있다. 다른 실시형태에서, 이러한 기준 전압은 접지 전압보다 작거나 접지 전압보다 클 수 있다.
도 1 및 도 2의 조립체(10)는 임의의 적합한 프로세싱으로 형성될 수 있다. 예시적인 프로세싱이 도 3 내지 도 19를 참조하여 설명된다.
도 3 내지 도 3b를 참조하면, 조립체(10)는 스택(60)이 베이스(12) 위에 형성되는 공정 단계에서 도시된다. 스택(60)은 디지트 라인 재료(34)의 확장부, 디지트 라인 재료 위의 반도체 재료(24)의 확장부, 반도체 재료 위의 제1 마스킹 재료(62), 및 제1 마스킹 재료 위의 제2 마스킹 재료(64)를 포함한다.
반도체 재료(24)는 전도적으로 도핑된 영역(26 및 28)을 포함하고, 전도적으로 도핑된 영역(26 및 28) 사이의 중앙 영역으로서 영역(30)을 포함하는 것으로 도시된다. 반도체 재료(24)는 궁극적으로, 도 1 및 도 2를 참조하여 상기 설명된 영역(20)과 유사한 활성 영역으로 패터닝된다. 영역(26 및 28)은 n형 불순물(예컨대, 인, 비소, 등)로 고농도 도핑될 수 있고, 중앙 영역(30)은 반도체 재료(24)로부터 패터닝된 활성 영역에서 원하는 임계 전압을 성취하기 위해 적합한 불순물로 약하게 도핑될 수 있다. 영역(26, 28 및 30)은 임의의 적합한 수직 두께를 가질 수 있다. 일부 실시형태에서, 영역(26, 28 및 30)은 모두 서로 대략 동일한 수직 두께를 가질 수 있다. 다른 실시형태에서, 영역(26, 28 및 30) 중 적어도 하나는 영역의 다른 것에 대해 상이한 수직 두께를 가질 수 있다. 또한, 일부 실시형태에서 고농도로 도핑된 영역(26 및 28)은 서로 대략 동일한 수직 두께를 가질 수 있고, 다른 실시형태에서 고농도로 도핑된 영역(26 및 28)은 서로에 대해 상이한 수직 두께를 가질 수 있다.
마스킹 재료(62 및 64)(예컨대, 하드 마스크를 위해 적합한 재료)는 임의의 적합한 조성물을 포함할 수 있다. 일부 실시형태에서, 제1 마스킹 재료(62)는 실리콘 질화물을 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있고; 제2 마스킹 재료(64)는 이산화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다.
도시된 실시형태에서, 스택(60)은 디지트 라인 재료(34) 아래에 절연 재료(66)를 포함한다. 절연 재료(66)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다.
도시된 실시형태에서, 논리 회로망(14 및 16)은 도 3 내지 도 3b의 프로세싱 단계에서 베이스(12) 위에 제공된다. 다른 실시형태에서, 논리 회로망의 적어도 일부는 다른 위치(예컨대, 스택(60)의 측방향 외측, 스택(60) 위, 등)에서 제공될 수 있고/있거나 후속 공정 단계에서 제공될 수 있다.
도 4 내지 도 4b를 참조하면, 트렌치(trenches)(68)는 재료(34, 24, 62 및 64)를 통해 연장되도록 형성되고, 도시된 실시형태에서 재료(66)로 연장된다. 트렌치(68)의 형성은 재료(34, 24, 62 및 64)를 제1 방향(도시된 x축 방향)을 따라 연장되는 피처(feature)(레일(rail))(70)로 패터닝한다. 일부 실시형태에서, 트렌치(68)는 제1 트렌치로서 지칭될 수 있고, 피처(70)를 서로로부터 측방향으로 이격시키는 것으로 간주될 수 있다.
트렌치(68)는 임의의 적합한 프로세싱으로 형성될 수 있다. 예를 들면, 포토리소그래피 방식으로 패터닝된 포토레지스트 마스크(도시되지 않음)는 마스킹 재료(64) 위에 형성될 수 있고, 패턴은 하나 이상의 적합한 에칭으로 포토레지스트 마스크로부터 밑에 있는 재료(66, 34, 24, 62 및 64)에 전사될 수 있고 그 다음, 포토레지스트 마스크가 제거되어 도 4 내지 도 4b의 도시된 구성을 남길 수 있다.
디지트 라인 재료(34)를 통한 트렌치의 형성은 디지트 라인 재료를 디지트 라인(32)으로 패터닝한다. 디지트 라인(32)은 피처(70)의 전도적으로 도핑된 바닥 영역(26)과 전기적으로 결합된다.
도 5 내지 도 5b를 참조하면, 절연 재료(72)는 트렌치(68)의 바닥 내에 형성된다. 절연 재료(72)는 피처(70)의 바닥 영역을 따라 제공되는 단(step)(74)으로서 구성되는 것으로 간주될 수 있다. 도시된 실시형태에서, 단(74)은 바닥 소스/드레인 영역(26)의 최상부 경계와 대략 동일한 높이에 있는(즉, 영역(26 및 30) 사이의 경계(25)과 대략 동일한 레벨에서 제공됨) 최상부 표면(75)을 갖는다. 단(72)의 최상부 표면은 궁극적으로, 워드라인의 바닥 표면에 대한 레벨을 정의할 수 있다. 단(72)의 최상부 표면은 임의의 원하는 레벨에서 형성될 수 있고, 다른 실시형태에서 영역(26 및 30) 사이의 도시된 경계(25) 위에, 또는 영역(26 및 30) 사이의 도시된 경계(25) 아래에 있을 수 있다.
절연 재료(72)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 질화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다.
도 6 내지 도 6b를 참조하면, 희생 재료(76)는 트렌치(68) 내부 및 단(74) 위에 형성된다. 희생 재료(76)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 희생 재료(76)가 상단 마스킹 재료(64)와 동일한 조성물을 포함하는 경우(도 5 내지 도 5b), 상단 마스킹 재료(64)는 희생 재료(76)의 패터닝 동안 제거될 수 있다(도시된 바와 같음).
희생 재료(76)는 트렌치(68) 내에서 임의의 적합한 레벨로 형성될 수 있다. 도시된 실시형태에서, 희생 재료(76)의 상단 표면(77)은 상부 소스/드레인 영역(28)과 중앙 영역(30) 사이의 경계(25)와 대략 동일한 레벨에 있다(즉, 상부 소스/드레인 영역(28)의 하부 경계와 대략적으로 입면으로 정렬된다). 일부 실시형태에서, 희생 재료(76)는 워드라인 재료가 후속적으로 형성될 위치를 정의한다. 희생 재료(76)의 상부 표면(77)은 워드라인 재료의 상부 표면에 대한 임의의 적합한 위치에서 제공될 수 있다.
도 7 내지 도 7b를 참조하면, 이러한 트렌치를 채우기 위해 트렌치(68) 내에 충진 재료(78)가 제공되고 그 다음, 마스킹 재료(80)가 피처(70) 및 충진된 트렌치 위에 형성된다. 도시된 실시형태에서, 평탄화된 표면(79)은 마스킹 재료(80)를 형성하기 이전에 재료(62 및 78)를 가로질러 연장되도록 형성된다. 평탄화된 표면(79)은 예를 들면, 화학적 기계 연마(CMP)를 포함하는 임의의 적합한 프로세싱으로 형성될 수 있다.
충진 재료(78)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 질화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다. 일부 실시형태에서, 단 재료(72) 및 충진 재료(78)는 둘 다 서로 동일한 조성물을 포함할 수 있다(예컨대, 둘 다 질화 규소를 포함할 수 있음).
마스킹 재료(80)(예컨대, 하드 마스크를 위해 적합한 재료)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다.
도 8 내지 도 8b를 참조하면, 제2 트렌치(82)는 제2 방향(예컨대, 도시된 y축 방향)을 따라 연장되도록 형성되고, 제2 트렌치(82)의 제2 방향은 제1 트렌치(68)의 제1 방향과 교차한다(도 4 내지 도 4b).
제2 트렌치(82)는 충진 재료(78), 희생 재료(76) 및 단(72)을 통해 연장되고, 반도체 재료(24)를 통해 적어도 부분적으로 연장된다. 반도체 재료(24)의 나머지 부분(86)은 수직으로 연장되는 돌출부(88)를 포함한다. 수직으로 연장되는 돌출부의 각각은 제2 트렌치(82) 중 하나를 따르는 제1 측면(87)을 갖고, 제2 트렌치(82) 중 이웃하는 하나를 따르는 제2 측면(89)을 갖는다.
도 9 내지 도 9c를 참조하면, 부가적인 단 재료(90)는 트렌치(82) 내에 형성된다. 단 재료(90)는 단(92)으로서 구성된다. 단(92)은 상부 표면(93)을 갖고, 이러한 상부 표면은 단(74)의 상부 표면(75)과 동일한 높이 레벨에 있을 수 있다(도 9b). 단(90)은 단(74)과 동일한 조성물을 포함할 수 있으며; 일부 실시형태에서 질화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다.
도 10 내지 도 10c를 참조하면, 희생 재료(76)는 공동(94)을 형성하도록 오목하게 된다(도 10c). 공동(94)은 도 10b의 단면을 따라 도시된 바와 같이, 단(74)과 충진 재료(78) 사이에 있다. 수직으로 연장되는 돌출부(88)는 공동(94) 내에서 및 이러한 수직으로 연장되는 돌출부의 제1 및 제2 측면(87 및 89)을 따라 반도체 재료(24)의 노출된 표면(95)을 포함하며, 예시적인 표면(95)은 도 10b 및 도 10c에서 라벨링된다(도면을 단순화하기 위해 표면(95)의 일부만이 도 10c에서 라벨링됨).
마스킹 재료(80)(도 9 내지 도 9c)는 마스킹 재료(80) 및 희생 재료(76)가 둘 다 동일한 조성물(예컨대, 이산화 규소)을 포함하는 실시형태에서 희생 재료(76)(도시된 바와 같음)의 에칭 동안 제거될 수 있다.
도 11 내지 도 11c를 참조하면, 절연 재료(48)는 반도체 재료(24)의 노출된 표면(95)을 따라 형성되며, 이러한 절연 재료는 공동(94)으로 연장된다. 절연 재료(48)는 예를 들면, 이산화 규소, 산화 하프늄, 산화 알루미늄, 산화 지르코늄, 등 중 하나 이상을 포함하는 임의의 적합한 조성물(들)을 포함할 수 있다. 절연 재료(48)는 도 1 및 도 1a를 참조하여 상기 설명된 게이트 유전 재료에 대응한다.
절연 재료(48)는 임의의 적합한 프로세싱으로 형성될 수 있다. 예를 들면, 절연 재료(48)는 실리콘 함유 반도체 재료(24)의 노출된 표면을 따라 열 성장될 수 있다. 대안적으로 및/또는 부가적으로, 절연 재료(48)는 원자 층 증착(ALD) 및/또는 화학 기상 증착(CVD)을 활용하여 증착될 수 있다.
전도성 재료(38)는 트렌치(82) 내에 형성되고, 공동(94)으로 연장되는 것으로 도시된다. 전도성 재료(38)는 절연 재료(48) 위에 형성된다. 전도성 재료(38)는 도 1 및 도 1a를 참조하여 상기 설명된 워드라인 재료에 대응하고, 도 1 및 도 1a를 참조하여 상기 설명된 조성물 중 임의의 것을 포함할 수 있다.
도 12 내지 도 12c를 참조하면, 전도성 재료(38)는 하나 이상의 적합한 에칭으로 전도성 구조체(36)(즉, 워드라인)로 패터닝된다. 전도성 구조체(36)는 도 12a에 도시된 바와 같이, 수직으로 연장되는 돌출부(88)의 제1 및 제2 측면(87 및 89)을 따른다.
도 13 내지 도 13c를 참조하면, 절연 재료(46)는 워드라인 재료(38) 위에 형성되고, 평탄화된 표면(97)은 재료(46, 62 및 78)에 걸쳐 연장되도록 형성된다. 절연 재료(46)는 도 1 및 도 1a를 참조하여 상기 설명된 바와 같이, 이산화 규소를 포함할 수 있다. 평탄화된 표면(97)은 예를 들면, CMP를 포함하는 임의의 적합한 프로세싱으로 형성될 수 있다.
도 14 내지 도 14c를 참조하면, 재료(62 및 78)는 재료(46)에 대해 오목하게 된다. 일부 실시형태에서, 재료(62 및 78)는 질화 규소를 포함할 수 있고, 재료(46)는 이산화 규소를 포함할 수 있으며, 재료(62 및 78)는 인산을 활용하는 재료(46)에 대해 선택적으로 오목하게 될 수 있다. 본 발명 및 이어지는 청구항을 해석하는 목적을 위해, 에칭은 에칭이 제2 재료보다 빠르게 제1 재료를 제거하는 경우, 제2 재료에 비해 제1 재료를 위해 선택적이며, 이는 제2 재료에 비해 제1 재료를 위한 100% 선택적인 에칭을 포함할 수 있지만 이로 제한되지는 않는다.
재료(62 및 78)를 오목하게 하는 것은 제3 트렌치(96)를 형성하는 것으로 간주될 수 있으며, 이러한 제3 트렌치는 도시된 y축에 대응하는 제2 방향을 따라 연장된다.
도 15 내지 도 15c를 참조하면, 스페이서(98)는 트렌치(96)의 측벽을 따라 형성된다. 스페이서(98)는 스페이서 재료(100)를 포함한다. 일부 실시형태에서, 스페이서 재료(100)는 절연 재료(46)와 동일한 조성물을 포함할 수 있고; 그에 따라 이산화 규소를 포함하거나, 이로 본질적으로 구성되거나, 구성될 수 있다.
스페이서(98)는 트렌치(96)를 좁힌다.
도 16 내지 도 16c를 참조하면, 좁혀진 트렌치(96)는 돌출부(88)로 연장되어(도 15a) 돌출부의 각각을 한 쌍의 인접한 활성 영역(20)으로 분할한다(활성 영역(20)은 반도체 재료(24)의 수직으로 연장되는 기둥에 대응함).
도 16 내지 도 16c의 조립체(10)는 도 1 및 도 2를 참조하여 상기 설명된 메모리 어레이(22)와 유사한 메모리 어레이(22)를 형성하기 위해 활용될 수 있다. 예를 들면, 도 17 내지 도 19는 도 16a의 공정 단계를 따를 수 있는 예시적인 공정 단계를 보여준다.
도 17을 참조하면, 절연 재료(56)는 갭(트렌치)(96) 내에 형성된다(도 16a). 저장 소자(18)는 상부 소스/드레인 영역(28)과 전기적으로 결합되도록 형성된다. 전도성 구조체(36)는 워드라인(WL1 내지 WL6)에 대응하고, 구동기 회로망(14)과 전기적으로 결합된다. 전도성 구조체(32)는 디지트 라인(DL)에 대응하고, 감지 회로망(16)과 전기적으로 결합된다.
도 18을 참조하면, 차폐 구조체(50)는 절연 재료(56)에 더하여, 갭(트렌치)(96) 내에 형성된다(도 16a). 도 18의 구성은 도 1a를 참조하여 상기 설명된 것과 유사하다.
도 19를 참조하면, 본체 접촉 구조체(50)는 절연 재료(56)에 더하여, 갭(트렌치)(96) 내에 형성된다(도 16a). 도 19의 구성은 도 2a를 참조하여 상기 설명된 것과 유사하다.
본 명세서에서 설명된 메모리 어레이는 임의의 적합한 구성을 가질 수 있다. 도 20은 DRAM 어레이(22)에 대한 일 예시적인 구성을 보여준다. 이러한 구성은 어레이의 열을 따라 연장되고, 감지 회로망(16)과 결합된 디지트 라인(32a 내지 d)(DL1 내지 DL4)을 가지며; 어레이의 행을 따라 연장되고, 구동기 회로망(14)과 결합된 워드라인(36a 내지 d)(WL1 내지 WL4)을 갖는다. 메모리 셀(19)의 각각은 워드라인 중 하나와 조합하여 디지트 라인 중 하나에 의해 고유하게 어드레싱된다. 메모리 셀(19)은 액세스 트랜지스터(58) 및 커패시터(18)를 포함한다.
도 20의 도시된 메모리 어레이(22)는 DRAM 어레이이다. 다른 실시형태에서, 메모리 어레이(22)는 FeRAM 어레이일 수 있다.
본 명세서에서 설명된 게이팅 구조체는 이것이 도 1 및 도 2를 참조하여 설명된 4개의 측면을 가진 영역(40)의 4개의 측면 중 3개를 따라 연장되기 때문에 3개의 측면을 가진 게이팅 구조체로서 지칭될 수 있다. 3개의 측면을 가진 게이팅 구조체는 이것이 채널 영역(30)을 통한 전류 흐름의 더 양호한 제어를 가능하게 할 수 있다는 점에서 4개의 측면 중 3개 미만을 따라 연장되는 게이팅 구조체에 비해 유리할 수 있다. 게다가, 이는 구동 전류를 개선할 수 있는 채널 영역을 따라 개선된 전기장을 제공할 수 있다. 부가적으로, 3개의 측면을 가진 게이트는 다른 게이트 구성에 비해 인접 디바이스로부터의 채널 방해를 감소시킬 수 있다. 선택적 구조체(50)(즉, 도 1 및 도 2를 참조하여 상기 설명된 선택적 차폐물 및 본체 접촉 구조체)는 부가적인 장점을 제공할 수 있다. 예를 들면, 차폐물은 이웃하는 디바이스 사이의 용량성 결합을 감소시킬 수 있고, 본체 접촉 구조체는 문제가 되는 부유체 효과를 제거할 수 있다. 일부 실시형태에서, 도 2를 참조하여 상기 설명된 본체 접촉 구조체는 차폐의 장점 및 부유체 효과의 제거 둘 다를 제공하기 위해 활용될 수 있다.
본 명세서에서 설명된 3개의 측면을 가진 게이팅 구조체는, 3개의 측면을 가진 게이팅 구조체가 4개의 측면을 가진 게이팅 구조체보다 제작 비용이 더 효율적일 수 있다는 점에서 도 1 및 도 2를 참조하여 설명된 4개의 측면을 가진 영역(40)의 모든 4개의 측면을 따라 연장되는 게이팅 구조체에 비해 이로울 수 있다.
본 명세서에서 설명된 프로세싱은 존재한다면, 부가적인 마스크가 거의 도입되지 않은 기존의 제작 공정에 용이하게 통합될 수 있다.
상기 논의된 조립체 및 구조체는 집적 회로(용어 "집적 회로"는 반도체 기판에 의해 지지된 전자 회로를 의미함) 내에서 활용될 수 있고; 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들면, 메모리 모듈, 디바이스 구동기, 전력 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션 특정 모듈에서 사용될 수 있으며, 다중층, 다중칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들면, 카메라, 무선 디바이스, 디스플레이, 칩 셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기, 등과 같은 광범위한 시스템 중 임의의 것일 수 있다.
달리 명시되지 않는 한, 본 명세서에서 설명된 다양한 재료, 물질, 조성물, 등은 예를 들면, 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 등을 포함하는, 현재 알려져 있거나 아직 개발되지 않은 임의의 적합한 방법론으로 형성될 수 있다.
용어 "유전체" 및 "절연"은 절연 전기적 속성을 갖는 재료를 설명하기 위해 활용될 수 있다. 용어는 본 발명에서 동의어로 간주된다. 일부 사례에서, 용어 "유전체", 및 다른 사례에서 용어 "절연"(또는 "전기적으로 절연")의 활용은 다음의 청구항 내에서 선행 근거를 단순화하기 위해 본 발명 내에서 언어 변형을 제공하기 위한 것일 수 있으며, 임의의 중요한 화학적 또는 전기적 차를 나타내기 위해 활용되지 않는다.
용어 "전기적으로 연결된" 및 "전기적으로 결합된"은 둘 다 본 발명에서 활용될 수 있다. 용어는 동의어로 간주된다. 일부 사례에서, 하나의 용어 및 다른 사례에서 다른 용어의 활용은 다음의 청구항 내에서 선행 근거를 단순화하기 위해 본 발명 내에서 언어 변형을 제공하기 위한 것일 수 있다.
도면에서 다양한 실시형태의 특정한 방향은 단지 예시적인 목적을 위한 것이며, 실시형태는 일부 응용 분야에서 도시된 방향에 대해 회전될 수 있다. 본 명세서에서 제공된 설명, 및 이어지는 청구항은 구조체가 도면의 특정한 방향에 있는지, 또는 이러한 방향에 대해 회전되는지의 여부에 관계 없이, 다양한 피처 사이의 설명된 관계를 갖는 임의의 구조체에 관한 것이다.
첨부된 예시의 단면도는 단지, 도면을 단순화하기 위해 달리 표시되지 않는 한 단면의 평면 내의 피처를 보여주고, 단면의 평면 뒤의 재료는 보여주지 않는다.
구조체가 또 다른 구조체"에", "이에 인접하여" 또는 "이와 반대 방향"에 있는 것으로서 상기에서 언급될 때, 이는 다른 구조체에 직접적으로 있을 수 있거나 개재 구조체가 또한 존재할 수 있다. 대조적으로, 구조체가 또 다른 구조체"에 직접적으로", "이에 직접적으로 인접하여" 또는 "이와 직접적으로 반대 방향"에 있는 것으로서 언급될 때, 어떠한 개재 구조체도 존재하지 않는다. 용어 "바로 아래에", "바로 위에", 등은 직접적인 물리적 접촉을 나타내지 않지만(달리 명시적으로 언급되지 않는 한), 대신에 수직 정렬을 나타낸다.
구조체(예컨대, 층, 재료, 등)는 당해 구조체가 일반적으로 밑에 있는 베이스(예컨대, 기판)으로부터 상향으로 연장된다는 것을 나타내기 위해 "수직으로 연장되는" 것으로서 지칭될 수 있다. 수직으로 연장되는 구조체는 베이스의 상부 표면에 대해 실질적으로 직각으로 연장되거나, 그렇지 않을 수 있다.
일부 실시형태는 수직으로 연장되는 활성 영역의 어레이를 갖는 집적 조립체를 포함한다. 활성 영역의 각각은 4개의 측면을 가진 영역 내에 포함된다. 전도성 게이트 재료는 제1 전도성 구조체로서 구성된다. 제1 전도성 구조체의 각각은 어레이의 행을 따라 연장된다. 제1 전도성 구조체는 4개의 측면을 가진 영역의 각각의 4개의 측면 중 3개를 따르고, 4개의 측면을 가진 영역의 각각의 제4 측면을 따르지 않는 세그먼트를 포함한다. 제2 전도성 구조체는 활성 영역 아래에 있으며 어레이의 열을 따라 연장된다. 제3 전도성 구조체는 어레이의 행을 따라 연장되고 4개의 측면을 가진 영역의 제4 측면에 인접한다. 저장 소자는 활성 영역과 전기적으로 결합된다.
일부 실시형태는 수직으로 연장되는 활성 영역의 어레이를 갖는 집적 조립체를 포함한다. 활성 영역의 각각은 하부 소스/드레인 영역, 상부 소스/드레인 영역, 및 상부 및 하부 소스/드레인 영역 사이에 수직인 채널 영역을 포함한다. 활성 영역의 각각은 4개의 측면을 가진 영역 내에 포함된다. 제1 전도성 구조체는 어레이의 행을 따라 연장된다. 제1 전도성 구조체는 빗형 구성의 샤프트가 행을 따라 선형으로 연장되고 4개의 측면을 가진 영역의 제1 측면을 따르고, 빗형 구성의 톱니가 샤프트로부터 돌출되어 4개의 측면을 가진 영역의 제2 및 제3 측면을 따르는 빗형 구성을 갖는다. 빗형 구성은 활성 영역의 채널 영역에 인접한다. 제2 전도성 구조체는 활성 영역 아래에 있으며 어레이의 열을 따라 연장된다. 제2 전도성 구조체는 활성 영역의 하부 소스/드레인 영역과 전기적으로 결합된다. 저장 소자는 활성 영역의 상부 소스/드레인 영역과 전기적으로 결합된다.
일부 실시형태는 집적 조립체를 형성하는 방법을 포함한다. 반도체 재료의 확장부는 제1 방향을 따라 연장되는 복수의 피처로 패터닝된다. 피처는 제1 트렌치에 의해 서로 이격된다. 제1 트렌치 내에 및 피처의 바닥 영역을 따라 단이 형성된다. 희생 재료는 제1 트렌치 내에 및 단 위에 형성된다. 제1 트렌치를 채우기 위해 희생 재료 위에 충진 재료가 형성된다. 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 트렌치가 형성된다. 제2 트렌치는 충진 재료, 희생 재료 및 단을 통해, 및 적어도 부분적으로 반도체 재료를 통해 연장된다. 나머지 반도체 재료는 수직으로 연장되는 돌출부를 포함한다. 수직으로 연장되는 돌출부의 각각은 제2 트렌치 중 하나를 따르는 제1 측면을 갖고 제2 트렌치 중 상기 하나에 인접한 제2 트렌치 중 또 다른 하나를 따르는 제2 측면을 갖는다. 희생 재료는 단과 충진 재료 사이에 공동을 형성하도록 오목하게 된다. 수직으로 연장되는 돌출부는 공동 내에서 제1 및 제2 측면을 따라 반도체 재료의 노출된 표면을 갖는다. 수직으로 연장되는 돌출부의 반도체 재료의 노출된 표면을 따라 절연 재료가 형성된다. 전도성 재료는 제2 트렌치 내에 및 절연 재료 위에 형성된다. 전도성 재료는 수직으로 연장되는 돌출부의 제1 및 제2 측면을 따라 연장되는 전도성 구조체로서 패터닝된다. 제3 트렌치는 제2 방향을 따라 연장되고 수직으로 연장되는 돌출부를 통해 적어도 부분적으로 연장되도록 형성된다. 제3 트렌치는 수직으로 연장되는 돌출부의 각각을 한 쌍의 인접한 활성 영역으로 분할한다. 저장 소자는 활성 영역과 전기적으로 결합되도록 형성된다.
법령에 따라, 본 명세서에서 공개된 주제는 구조적 및 조직적 특징에 관해 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에 개시된 수단이 예시적인 실시형태를 포함하기 때문에 청구항이 도시되고 설명된 특정 특징으로 제한되지 않는다는 것을 이해해야 한다. 청구항에는 따라서, 문자 그대로 전체 범위가 제공되어야 하며, 등가 원칙에 따라 적절하게 해석되어야 한다.

Claims (35)

  1. 집적 조립체로서,
    수직으로 연장되는 활성 영역의 어레이로서; 상기 활성 영역의 각각은 4개의 측면을 가진 영역 내에 포함되는, 상기 활성 영역의 어레이;
    제1 전도성 구조체로서 구성된 전도성 게이트 재료로서; 상기 제1 전도성 구조체의 각각은 상기 어레이의 행을 따라 연장되고; 상기 제1 전도성 구조체는 상기 4개의 측면을 가진 영역의 각각의 4개의 측면 중 3개를 따르고, 상기 4개의 측면을 가진 영역의 각각의 제4 측면을 따르지 않는 세그먼트를 포함하는, 상기 전도성 게이트 재료;
    상기 활성 영역 아래에 있고 상기 어레이의 열을 따라 연장되는 제2 전도성 구조체;
    상기 어레이의 열을 따라 연장되고 상기 4개의 측면을 가진 영역의 제4 측면에 인접하는 제3 전도성 구조체; 및
    상기 활성 영역과 전기적으로 결합된 저장 소자
    를 포함하는, 집적 조립체.
  2. 제1항에 있어서, 상기 활성 영역은 상기 4개의 측면을 가진 영역 내의 4개의 측면을 가진 다각형이고; 상기 전도성 구조체의 세그먼트는 상기 4개의 측면을 가진 다각형의 각각의 측면 중 3개만을 따르는, 집적 조립체.
  3. 제1항에 있어서, 상기 저장 소자는 커패시터인, 집적 조립체.
  4. 제3항에 있어서, 상기 커패시터는 비강유전성 커패시터인, 집적 조립체.
  5. 제3항에 있어서, 상기 커패시터는 강유전성 커패시터인, 집적 조립체.
  6. 제1항에 있어서, 상기 제3 전도성 구조체는 차폐 구조체이고 기준 전압을 갖는 기준 전압 노드와 전기적으로 결합되는, 집적 조립체.
  7. 제6항에 있어서, 상기 기준 전압은 접지보다 크거나 같은 것부터 VCC보다 작거나 같은 범위 내에 있는, 집적 조립체.
  8. 제1항에 있어서, 상기 활성 영역은 본체 영역을 포함하되, 상기 제3 전도성 구조체는 상기 본체 영역과 전기적으로 결합되는, 집적 조립체.
  9. 제1항에 있어서, 상기 전도성 게이트 재료는 금속을 포함하는, 집적 조립체.
  10. 집적 조립체로서,
    수직으로 연장되는 활성 영역의 어레이로서; 상기 활성 영역의 각각은 하부 소스/드레인 영역, 상부 소스/드레인 영역, 및 상기 상부 및 하부 소스/드레인 영역 사이에 수직인 채널 영역을 포함하고; 상기 활성 영역의 각각은 4개의 측면을 가진 영역 내에 포함되는, 상기 활성 영역의 어레이;
    상기 어레이의 행을 따라 연장되는 제1 전도성 구조체로서; 빗형 구성의 샤프트가 상기 행을 따라 선형으로 연장되고 상기 4개의 측면을 가진 영역의 제1 측면을 따르고, 상기 빗형 구성의 톱니가 상기 샤프트로부터 돌출되고 상기 4개의 측면을 가진 영역의 제2 및 제3 측면을 따르는 상기 빗형 구성을 갖고; 상기 빗형 구성은 상기 채널 영역에 인접한, 상기 제1 전도성 구조체;
    상기 활성 영역 아래에 있고 상기 어레이의 열을 따라 연장되는 제2 전도성 구조체로서; 상기 하부 소스/드레인 영역과 전기적으로 결합되는, 상기 제2 전도성 구조체; 및
    상기 상부 소스/드레인 영역과 전기적으로 결합된 저장 소자
    를 포함하는, 집적 조립체.
  11. 제10항에 있어서, 상기 어레이의 행을 따라 연장되고 상기 4개의 측면을 가진 영역의 제4 측면에 인접하는 제3 전도성 구조체를 더 포함하는, 집적 조립체.
  12. 제11항에 있어서, 상기 제3 전도성 구조체는 차폐 구조체이고 기준 전압을 갖는 기준 전압 노드와 전기적으로 결합되는, 집적 조립체.
  13. 제12항에 있어서, 상기 기준 전압은 접지보다 크거나 같은 것부터 VCC보다 작거나 같은 범위 내에 있는, 집적 조립체.
  14. 제11항에 있어서, 상기 활성 영역은 본체 영역을 포함하되, 상기 제3 전도성 구조체는 상기 본체 영역과 전기적으로 결합되는, 집적 조립체.
  15. 제10항에 있어서, 상기 저장 소자는 커패시터인, 집적 조립체.
  16. 제15항에 있어서, 상기 커패시터는 비강유전성 커패시터인, 집적 조립체.
  17. 제15항에 있어서, 상기 커패시터는 강유전성 커패시터인, 집적 조립체.
  18. 제10항에 있어서, 상기 활성 영역은 상기 4개의 측면을 가진 영역 내에서 직사각형 형상이고; 상기 샤프트는 상기 직사각형 형상의 활성 영역의 측면 중 하나를 따르며; 상기 톱니는 상기 직사각형 형상의 활성 영역의 제2 및 제3 측면을 따르는, 집적 조립체.
  19. 제10항에 있어서, 상기 빗형 구성은 텅스텐을 포함하는, 집적 조립체.
  20. 집적 조립체를 형성하는 방법으로서,
    반도체 재료의 확장부를 제1 방향을 따라 연장되는 복수의 피처로 패터닝하는 단계로서, 상기 피처는 제1 트렌치에 의해 서로 이격되는, 상기 반도체 재료의 확장부를 패터닝하는 단계;
    상기 제1 트렌치 내에 및 상기 피처의 바닥 영역을 따라 단(step)을 형성하는 단계;
    상기 제1 트렌치 내에 및 상기 단 위에 희생 재료를 형성하는 단계;
    상기 제1 트렌치를 채우기 위해 상기 희생 재료 위에 충진 재료를 형성하는 단계;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 트렌치를 형성하는 단계로서; 상기 제2 트렌치는 상기 충진 재료, 희생 재료 및 단을 통해, 및 상기 반도체 재료의 나머지 부분을 남기기 위해 적어도 부분적으로 상기 반도체 재료를 통해 연장되고; 상기 반도체 재료의 나머지 부분은 수직으로 연장되는 돌출부를 포함하고; 상기 수직으로 연장되는 돌출부의 각각은 상기 제2 트렌치 중 하나를 따르는 제1 측면 및 상기 제2 트렌치 중 상기 하나에 인접한 상기 제2 트렌치 중 또 다른 하나를 따르는 제2 측면을 갖는, 상기 제2 트렌치를 형성하는 단계;
    상기 단과 상기 충진 재료 사이에 공동을 형성하기 위해 상기 희생 재료를 오목하게 하는 단계로서; 상기 수직으로 연장되는 돌출부는 상기 공동 내에 및 상기 제1 및 제2 측면을 따르는 상기 반도체 재료의 노출된 표면을 갖는, 상기 희생 재료를 오목하게 하는 단계;
    상기 수직으로 연장되는 돌출부의 반도체 재료의 노출된 표면을 따라 절연 재료를 형성하는 단계;
    상기 제2 트렌치 내에 및 상기 절연 재료 위에 전도성 재료를 형성하는 단계로서, 상기 전도성 재료는 상기 수직으로 연장되는 돌출부의 제1 및 제2 측면을 따라 연장되는 전도성 구조체로서 패터닝되는, 상기 전도성 재료를 형성하는 단계;
    상기 제2 방향을 따라 연장되고 상기 수직으로 연장되는 돌출부를 통해 적어도 부분적으로 연장되도록 제3 트렌치를 형성하는 단계로서; 상기 제3 트렌치는 상기 수직으로 연장되는 돌출부의 각각을 한 쌍의 인접한 활성 영역으로 분할하는, 상기 제3 트렌치를 형성하는 단계; 및
    상기 활성 영역과 전기적으로 결합된 저장 소자를 형성하는 단계
    를 포함하는, 집적 조립체를 형성하는 방법.
  21. 제20항에 있어서,
    상기 활성 영역은 어레이에 배열되고;
    상기 전도성 재료는 제2 전도성 재료이고;
    상기 전도성 구조체는 상기 어레이의 행을 따라 연장되는 제2 전도성 구조체이고;
    상기 반도체 재료의 확장부는 제1 전도성 재료 위에 형성되고; 그리고
    상기 제1 전도성은 상기 반도체 재료의 확장부를 상기 피처로 패터닝하는 동안 제1 전도성 구조체로 패터닝되며, 상기 제1 전도성 구조체는 상기 어레이의 열을 따라 연장되는, 집적 조립체를 형성하는 방법.
  22. 제21항에 있어서, 상기 반도체 재료의 확장부는 상부 고농도 도핑 영역, 하부 고농도 도핑 영역, 및 상기 상부 및 하부 고농도 도핑 영역 사이의 중앙 영역을 포함하되; 상기 상부 및 하부 고농도 도핑 영역은 상기 활성 영역 내의 상부 및 하부 소스/드레인 영역이 되고; 상기 중앙 영역은 상기 활성 영역 내의 채널 영역이 되는, 집적 조립체를 형성하는 방법.
  23. 제22항에 있어서, 상기 제1 전도성 구조체는 상기 하부 소스/드레인 영역과 전기적으로 결합되고; 상기 상부/소스/드레인 영역은 상기 저장 소자와 전기적으로 결합되며; 상기 채널 영역은 상기 제2 전도성 구조체에 인접하는, 집적 조립체를 형성하는 방법.
  24. 제23항에 있어서, 상기 채널 영역의 각각은 4개의 측면을 가진 영역 내에 있고, 상기 제2 전도성 구조체는 상기 4개의 측면을 가진 영역의 각각의 측면 중 3개만을 따라 연장되는, 집적 조립체를 형성하는 방법.
  25. 제23항에 있어서, 상기 채널 영역의 각각은 4개의 측면을 가진 다각형이고, 상기 제2 전도성 구조체는 상기 4개의 측면을 가진 다각형의 각각의 측면 중 3개만을 따라 연장되는, 집적 조립체를 형성하는 방법.
  26. 제23항에 있어서, 상기 제1 전도성 구조체는 베이스에 의해 지지되고; 감지 회로망은 상기 베이스 위에 및 상기 제1 전도성 구조체 아래에 있고; 구동 회로망은 상기 베이스 위에 및 상기 제1 전도성 구조체 아래에 있고; 상기 제1 전도성 구조체는 상기 감지 회로망과 전기적으로 결합되며; 상기 제2 전도성 구조체는 상기 구동 회로망과 전기적으로 결합되는, 집적 조립체를 형성하는 방법.
  27. 제23항에 있어서, 상기 제3 트렌치 내에 제3 전도성 구조체를 형성하는 단계를 더 포함하는, 집적 조립체를 형성하는 방법.
  28. 제27항에 있어서, 상기 제3 전도성 구조체는 차폐 구조체이고 기준 전압을 갖는 기준 전압 노드와 전기적으로 결합되는, 집적 조립체를 형성하는 방법.
  29. 제28항에 있어서, 상기 기준 전압은 접지보다 크거나 같은 것부터 VCC보다 작거나 같은 범위 내에 있는, 집적 조립체를 형성하는 방법.
  30. 제27항에 있어서, 상기 제3 전도성 구조체는 상기 채널 영역과 전기적으로 결합되는, 집적 조립체를 형성하는 방법.
  31. 제20항에 있어서, 상기 단은 상기 충진 재료와 동일한 조성물을 포함하는, 집적 조립체를 형성하는 방법.
  32. 제31항에 있어서, 상기 단 및 상기 충진 재료는 둘 다 실리콘 질화물을 포함하는, 집적 조립체를 형성하는 방법.
  33. 제32항에 있어서, 상기 희생 재료는 이산화 규소를 포함하는, 집적 조립체를 형성하는 방법.
  34. 제20항에 있어서, 상기 절연 재료는 비강유전성 재료인, 집적 조립체를 형성하는 방법.
  35. 제20항에 있어서, 상기 절연 재료는 강유전성 재료인, 집적 조립체를 형성하는 방법.
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