KR102591269B1 - 선택 게이트 트랜지스터를 갖는 강유전성 메모리 디바이스 및 그 형성 방법 - Google Patents

선택 게이트 트랜지스터를 갖는 강유전성 메모리 디바이스 및 그 형성 방법 Download PDF

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요한 알스마이어
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샌디스크 테크놀로지스 엘엘씨
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Abstract

메모리 셀은 강유전성 메모리 트랜지스터, 및 공통 반도체 채널, 공통 소스 영역 및 공통 드레인 영역을 강유전성 메모리 트랜지스터와 공유하는 선택 게이트 트랜지스터를 포함한다. 선택 게이트 트랜지스터는 공통 소스 영역과 공통 반도체 채널 사이의 액세스를 제어한다.

Description

선택 게이트 트랜지스터를 갖는 강유전성 메모리 디바이스 및 그 형성 방법
관련 출원
본 출원은 2019년 6월 28일자인 미국 정규 특허 출원 제16/456,736호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 메모리 디바이스들의 분야에 관한 것으로, 특히 강유전성 메모리 디바이스들 및 그 형성 방법에 관한 것이다.
강유전성 재료는 인가되는 전기장의 부재 시에 전기 전하의 자발적 분극을 나타내는 재료를 말한다. 강유전성 재료 내의 전하의 순(net) 분극(P)은 최소 에너지 상태에서 0이 아니다. 따라서, 재료의 자발적인 강유전성 분극이 발생하고, 강유전성 재료는 2개의 대향 표면들에 반대 극성 유형들의 표면 전하를 축적한다. 강유전성 재료를 가로질러 인가되는 전압(V)의 함수로서인 강유전성 재료의 분극(P)은 히스테리시스를 나타낸다. 잔류 분극과 강유전성 재료의 보자력 장(coercive field)의 곱은 강유전성 재료의 효과를 특성화하는 척도이다.
강유전성 메모리 디바이스는 정보를 저장하는 데 사용되는 강유전성 재료를 포함하는 메모리 디바이스이다. 강유전성 재료는 메모리 디바이스의 메모리 재료로서 작용한다. 강유전성 재료의 쌍극자 모멘트는 강유전성 재료에 정보를 저장하기 위해 강유전성 재료에 인가되는 전기장의 극성에 따라 두 가지 상이한 배향들(예컨대, 결정 격자에서 산소 및/또는 금속 원자 위치들과 같은 원자 위치들을 기준으로 한 "상향" 또는 "하향" 분극 위치)로 프로그래밍된다. 강유전성 재료의 쌍극자 모멘트의 상이한 배향들은 강유전성 재료의 쌍극자 모멘트에 의해 발생되는 전기장에 의해 검출될 수 있다. 예를 들어, 쌍극자 모멘트의 배향은 전계 효과 트랜지스터 강유전성 메모리 디바이스에서 강유전성 재료에 인접하게 제공된 반도체 채널을 통과하는 전류를 측정함으로써 검출될 수 있다.
본 개시내용의 실시예에 따르면, 메모리 셀은 강유전성 메모리 트랜지스터, 및 공통 반도체 채널, 공통 소스 영역 및 공통 드레인 영역을 강유전성 메모리 트랜지스터와 공유하는 선택 게이트 트랜지스터를 포함한다. 선택 게이트 트랜지스터는 공통 소스 영역과 공통 반도체 채널 사이의 액세스를 제어한다.
본 개시내용의 다른 실시예에 따르면, 적어도 하나의 강유전성 메모리 요소를 형성하는 방법은 기판 내에 소스 영역을 형성하는 단계를 포함하는 단계; 제1 높이를 갖는 핀 부분 및 소스 영역의 상부 표면의 제1 영역 위에 제2 높이를 갖는 베이스 부분을 포함하는 단차형 반도체 재료 구조체를 형성하는 단계; 제1 반도체 채널 부분 및 단차형 반도체 재료 구조체의 핀 부분 내의 제1 반도체 채널 부분 위에 놓이는 제2 반도체 채널 부분의 수직 스택을 포함하는 수직 반도체 채널을 형성하는 단계; 수직 반도체 채널의 일 측면 상에 그리고 소스 영역의 상부 표면의 제2 영역 상에 선택 게이트 유전체를 형성하는 단계; 단차형 반도체 재료 구조체의 베이스 부분의 상부 표면 상의 수직 반도체 채널의 다른 면 상에 강유전성 재료 층을 포함하는 제어 게이트 유전체를 형성하는 단계; 및 수직 반도체 채널의 상부 단부 상에 드레인 영역을 형성하는 단계를 포함한다.
도 1은 본 개시내용의 일 실시예에 따른, 소스 영역, 제1 반도체 채널 재료 층, 제2 반도체 채널 재료 층, 및 드레인 재료 층의 형성 이후의 제1 예시적인 구조체의 수직 단면도이다.
도 2a는 본 개시내용의 일 실시예에 따른, 유전체 격리 레일들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 2b는 도 2a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 2c는 도 2a 및 도 2b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 2a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 2b의 수직 단면의 평면에 대응한다.
도 2d는 도 2a 및 도 2b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 2a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 2b의 수직 단면의 평면에 대응한다.
도 3a는 본 개시내용의 일 실시예에 따른, 제1 라인 트렌치들의 형성 및 유전체 격리 레일들을 개별 유전체 격리 구조체들로 패턴화한 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 3b는 도 3a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 3c는 도 3a 및 도 3b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 3a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 3b의 수직 단면의 평면에 대응한다.
도 3d는 도 3a 및 도 3b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 3a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 3b의 수직 단면의 평면에 대응한다.
도 4a는 본 개시내용의 일 실시예에 따른, 선택 게이트 유전체들 및 선택 게이트 전극들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 4b는 도 4a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 4c는 도 4a 및 도 4b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 4a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 4b의 수직 단면의 평면에 대응한다.
도 4d는 도 4a 및 도 4b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 4a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 4b의 수직 단면의 평면에 대응한다.
도 5a는 본 개시내용의 일 실시예에 따른, 선택 게이트 캡 유전체 레일들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 5b는 도 5a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 5c는 도 5a 및 도 5b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 5a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 5b의 수직 단면의 평면에 대응한다.
도 5d는 도 5a 및 도 5b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 5a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 5b의 수직 단면의 평면에 대응한다.
도 6a는 본 개시내용의 일 실시예에 따른, 반도체 기둥들을 U-형상의 단차형 반도체 재료 구조체들로 패턴화하고 유전체 격리 구조체들을 패턴화하는 제2 라인 트렌치들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 6b는 도 6a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 6c는 도 6a 및 도 6b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 6a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 6b의 수직 단면의 평면에 대응한다.
도 6d는 도 6a 및 도 6b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 6a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 6b의 수직 단면의 평면에 대응한다.
도 7a는 본 개시내용의 일 실시예에 따른, U-형상의 단차형 반도체 재료 구조체들의 수평 부분들을 제1 전도성 유형 도펀트들, 산소 원자 또는 질소 원자의 주입에 의해 스페이서 재료 부분들로 변환한 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 7b는 도 7a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 7c는 도 7a 및 도 7b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 7a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 7b의 수직 단면의 평면에 대응한다.
도 7d는 도 7a 및 도 7b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 7a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 7b의 수직 단면의 평면에 대응한다.
도 8a는 본 개시내용의 일 실시예에 따른, 제어 게이트 유전체들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 8b는 도 8a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 8c는 도 8a 및 도 8b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 8a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 8b의 수직 단면의 평면에 대응한다.
도 8d는 도 8a 및 도 8b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 8a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 8b의 수직 단면의 평면에 대응한다.
도 9a는 본 개시내용의 일 실시예에 따른, 제어 게이트 전극들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 9b는 도 9a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 9c는 도 9a 및 도 9b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 9a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 9b의 수직 단면의 평면에 대응한다.
도 9d는 도 9a 및 도 9b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다. 평면 A - A'는 도 9a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 9b의 수직 단면의 평면에 대응한다.
도 10a는 본 개시내용의 일 실시예에 따른, 제1 접촉 비아 구조체들 및 제1 비트 라인들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 10b는 도 10a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 10c는 도 10a 및 도 10b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 10a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 10b의 수직 단면의 평면에 대응한다.
도 10d는 도 10a 및 도 10b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다.
도 11a는 본 개시내용의 제1 실시예에 따른, 제2 접촉 비아 구조체들 및 제2 비트 라인들의 형성 이후의 제1 예시적인 구조체의 제1 수직 단면도이다.
도 11b는 도 11a의 처리 단계들에서의 제1 예시적인 구조체의 제2 수직 단면도이다.
도 11c는 도 11a 및 도 11b의 처리 단계들에서의 제1 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 11a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 11b의 수직 단면의 평면에 대응한다.
도 11d는 도 11a 및 도 11b의 처리 단계들에서의 제1 예시적인 구조체의 제2 구성의 평면도이다.
도 12a는 본 개시내용의 제2 실시예에 따른, 제2 접촉 비아 구조체들 및 제2 비트 라인들의 형성 이후의 제2 예시적인 구조체의 제1 수직 단면도이다.
도 12b는 도 12a의 처리 단계들에서의 제2 예시적인 구조체의 제2 수직 단면도이다.
도 12c는 도 12a 및 도 12b의 처리 단계들에서의 제2 예시적인 구조체의 제1 구성의 평면도이다. 평면 A - A'는 도 12a의 수직 단면의 평면에 대응한다. 평면 B - B'는 도 12b의 수직 단면의 평면에 대응한다.
도 12d는 도 12a 및 도 12b의 처리 단계들에서의 제2 예시적인 구조체의 제2 구성의 평면도이다.
도 13a 및 도 13b는 본 개시내용의 제2 및 제1 실시예들의 각자의 제2 및 제1 예시적인 구조체들의 회로도들이다.
도 14a 및 도 14b는 도 13a의 회로를 동작시키는 데 사용될 수 있는 예시적인 전압들을 도시한 표들이다.
위에서 논의된 바와 같이, 본 개시내용은 각각의 메모리 셀 내의 강유전성 메모리 트랜지스터 및 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스들, 및 그의 형성 방법에 관한 것으로, 그 다양한 양태는 본 명세서에 상세히 기술된다. 선택 게이트 트랜지스터는 강유전성 메모리 트랜지스터의 제어 게이트 전극보다 더 긴 선택 게이트 전극을 포함한다. 트랜지스터들은 공통 채널을 공유하고, 더 긴 선택 게이트 전극은 디바이스의 동작 동안 강유전성 메모리 트랜지스터의 교란을 감소시키기 위해 공통 소스 영역에 인접한 채널의 일부분을 제어한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 사용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, 제1 요소는 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제2 요소에 "전기적으로 연결된다". 본 명세서에 사용되는 바와 같이, "프로토타입" 구조체 또는 "인-프로세스" 구조체는, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조체를 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조체의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조체의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조체의 영역일 수 있다. 예를 들어, 층은 연속적인 구조체의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치(coincident)"한다. 실질적으로 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 일직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직 평면은 수직 방향 또는 실질적으로 수직 방향을 따라 일직선이고, 수직 방향 또는 실질적으로 수직 방향에 수직인 방향을 따라 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트들을 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조체 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트들(즉, p-형 도펀트들 및/또는 n-형 도펀트들)을 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트들로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트들의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
도 1을 참조하면, 본 개시내용의 일 실시예에 따른 제1 예시적인 구조체가 도시되어 있다. 제1 예시적인 구조체는 적어도 그의 상부 부분에서 반도체 재료를 포함하는 반도체 기판일 수 있는 기판(8)을 포함한다. 기판(8)의 반도체 재료는 단결정 반도체 재료 또는 다결정 반도체 재료를 포함할 수 있다. 일 실시예에서, 기판(8)은 실리콘 웨이퍼와 같은 구매가능한 단결정 반도체 기판을 포함할 수 있다.
기판(9)의 반도체 재료는 본 명세서에서, 반도체(예컨대, 실리콘) 웨이퍼, 웨이퍼 내의 도핑된 웰, 또는 다른 기판 재료 위의 실리콘 층(예컨대, 실리콘 온 인슐레이터(silicon on insulator) 유형 구조체)을 포함할 수 있는 기판 반도체 층(9)으로 지칭된다. 기판 반도체 층(9)은 제1 전도성 유형의 도핑을 가질 수 있고, 1.0 × 1013/㎤ 내지 3.0 × 1017/㎤ 범위의 원자 농도에서 제1 전도성 유형의 도펀트들을 포함할 수 있다. 제2 전도성 유형의 도펀트들이 기판 반도체 층(9)의 상부 부분 내로 제공(예컨대, 확산 또는 주입)될 수 있거나, 또는 도핑된 반도체 층이 기판 반도체 층(9) 상에서 에피택셜하게 성장될 수 있다. 기판 반도체 층(9)의 도핑된 상부 부분은 소스 영역(6)으로 변환된다. 소스 영역(6)은 제2 전도성 유형의 도펀트들의 원자 농도가 1 × 1018/㎤ 내지 2 × 1021/㎤ 범위에 있도록 제2 전도성 유형의 순 도핑을 가질 수 있다. 소스 영역(6)은 후속적으로 형성될 수직 전계 효과 트랜지스터를 위한 공통 소스 영역(예컨대, 소스 라인 또는 플레이트)으로서 기능한다. 소스 영역(6)의 두께는 30 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들도 또한 채용될 수 있다. 대안적으로, 금속 또는 금속 합금 소스 라인 또는 플레이트가 소스 영역(6) 아래에 형성될 수 있다.
일 실시예에서, 기판 반도체 층(9)은 단결정 반도체 재료를 포함하고, 소스 영역(6)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도펀트들을 기판 반도체 층(9)의 일부분 내로 도입함으로써 형성될 수 있다. 이 경우에, 소스 영역(6)은 제1 단결정 반도체 재료 부분을 포함한다. 소스 영역(6)은 기판(8) 내에 위치될 수 있고, 강유전성 메모리 요소들의 2차원 어레이가 후속적으로 형성되는 메모리 어레이 영역에서 연속적으로 연장되는 단결정 도핑된 반도체 층을 포함할 수 있다.
제1 도펀트 농도에서 제1 전도성 유형의 도펀트들을 포함하는 제1 에피택셜 반도체 재료(예컨대, 단결정 실리콘)가 소스 영역(6)의 상부 표면 상에서 성장되어 제1 반도체 채널 재료 층(33L)을 형성할 수 있다. 제1 도펀트 농도는 1 × 1016/㎤ 내지 1 × 1018/㎤의 범위일 수 있지만, 더 낮은 그리고 더 높은 도펀트 농도들도 또한 채용될 수 있다. 제1 반도체 채널 재료 층(33L)의 두께는 10 nm 내지 100 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들도 또한 채용될 수 있다.
제2 도펀트 농도에서 제1 전도성 유형의 도펀트들을 포함하는 제2 에피택셜 반도체 재료(예컨대, 단결정 실리콘)가 제1 반도체 채널 재료 층(33L)의 상부 표면 상에서 성장되어 제2 반도체 채널 재료 층(34L)을 형성할 수 있다. 제2 도펀트 농도는 제1 도펀트 농도보다 작을 수 있고, 1.0 × 1013/㎤ 내지 1.0 × 1017/㎤, 예컨대, 1.0 × 1014/㎤ 내지 1.0 × 1016/㎤의 범위일 수 있지만, 더 낮은 그리고 더 큰 도펀트 농도들도 또한 채용될 수 있다.
제2 전도성 유형의 도펀트들이 제2 반도체 채널 재료 층(34L)의 상부 영역 내로 제공(예컨대, 확산되거나 주입)되어 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료 층을 제공할 수 있다. 도핑된 반도체 재료 층은 본 명세서에서 드레인 재료 층(36L)으로 지칭된다. 대안적으로, 도핑된 드레인 재료 층(36L)은 제2 반도체 채널 재료 층(34L) 상의 에피택셜 성장에 의해 형성될 수 있다. 드레인 재료 층(36L) 내의 제2 전도도의 도펀트들의 원자 농도는 1 × 1018/㎤ 내지 2 × 1021/㎤의 범위 내에 있을 수 있다. 제2 반도체 채널 재료 층(34L)의 두께는 30 nm 내지 600 nm, 예컨대 60 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들도 또한 채용될 수 있다. 드레인 재료 층(36L)의 두께는 30 nm 내지 300 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들도 또한 채용될 수 있다.
도 2a 내지 도 2d를 참조하면, 유전체 격리 레일들(22R)이 드레인 재료 층(36L), 제2 반도체 채널 재료 층(34L), 및 제1 반도체 채널 재료 층(33L)의 층 스택을 통해 형성될 수 있다. 도 2a, 도 2b, 및 도 2c는 제1 예시적인 구조체의 제1 구성을 도시하며, 도 2a, 도 2b, 및 도 2d는 제1 예시적인 구조체의 제2 구성을 도시한다.
예를 들어, 포토레지스트 층(도시되지 않음)이 드레인 재료 층(36L) 위에 적용될 수 있고, 수평 방향을 따라 측방향으로 연장되는 라인 및 공간 패턴을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 일 실시예에서, 포토레지스트 층의 각각의 패턴화된 부분은 본 명세서에서 라인 폭(line width)으로 지칭되는 동일한 폭을 가질 수 있고, 포토레지스트 층의 패턴화된 부분들의 각각의 이웃하는 쌍은 동일한 간격만큼 측방향으로 이격될 수 있다. 다시 말해, 포토레지스트 층의 패턴화된 부분들은 주기적인 1차원 어레이를 구성할 수 있다.
도 2c에 도시된 제1 구성에서, 포토레지스트 층의 패턴화된 부분들이 측방향으로 연장되는 수평 방향은 비트 라인들이 후속적으로 형성될 수평 방향에 평행하고, 워드 라인들이 후속적으로 형성될 수평 방향에 수직이다. 도 2d에 도시된 제2 구성에서, 포토레지스트 층의 패턴화된 부분들이 측방향으로 연장되는 수평 방향은 비트 라인들 및 워드 라인들이 후속적으로 형성될 수평 방향에 수직하지 않다. 비트 라인들이 연장되는 방향은 본 명세서에서 제1 수평 방향(예컨대, 비트 라인 방향)(hd1)으로 지칭되고, 제1 수평 방향(hd1)에 수직인 수평 방향은 본 명세서에서 제2 수평 방향(예컨대, 워드 라인 방향)(hd2)으로 지칭된다. 따라서, 포토레지스트 층 내의 선형 개구들은 제1 예시적인 구조체의 제1 구성에서 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 포토레지스트 층 내의 선형 개구들은 제1 예시적인 구조체의 제2 구성에서 제1 수평 방향(hd2)에 대해 0도 내지 90도, 예컨대 30도 내지 60도 범위의 각도로 측방향으로 연장된다.
초기 라인 트렌치들은 패턴화된 포토레지스트 층을 에칭 마스크로서 채용하는 이방성 에칭 공정을 수행함으로써 드레인 재료 층(36L), 제2 반도체 채널 재료 층(34L), 및 제1 반도체 채널 재료 층(33L)의 층 스택을 통해 형성될 수 있다. 각각의 드레인 재료 층(36L)은 드레인 재료 레일들(36R)로 분할되고, 각각의 제2 반도체 채널 재료 층(34L)은 제2 반도체 채널 재료 레일들(34R)로 분할되고, 각각의 제1 반도체 채널 재료 층(33L)은 제1 반도체 채널 재료 레일들(33R)로 분할된다. 제1 반도체 채널 재료 레일(33R), 제2 반도체 채널 재료 레일(34R), 및 드레인 재료 레일(36R)의 각각의 수직 스택은 라인 트렌치들의 각자의 쌍 사이에 형성된다. 소스 영역(6)의 상부 표면은 초기 라인 트렌치들에서 노출될 수 있는데, 이 경우에 소스 영역(6)은 에칭 정지 영역으로서 기능한다.
확산 장벽 유전체 라이너(예컨대, 실리콘 질화물)가 라인 트렌치들 내에 선택적으로 퇴적될 수 있다. 도핑되지 않은 실리케이트 유리(예컨대, 실리콘 산화물), 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 충전 재료가 라인 트렌치들의 나머지 체적들 내에 퇴적될 수 있다. 유전체 충전 재료 및 선택적 유전체 확산 장벽 재료의 잉여 부분들은, 화학적 기계적 연마 및/또는 리세스 에칭 공정을 채용할 수 있는 평탄화 공정에 의해 드레인 재료 레일들(36R)의 상부 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 유전체 충전 재료 및 선택적인 유전체 확산 장벽 재료의 각각의 나머지 부분은 유전체 격리 레일(22R)을 구성한다.
도 3a 내지 도 3d를 참조하면, 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 제1 라인 트렌치들(41)이 제1 반도체 채널 재료 레일(33R), 제2 반도체 채널 재료 레일(34R), 및 드레인 재료 레일(36R)의 수직 스택들을 통해 그리고 유전체 격리 레일들(22R)을 통해 형성된다. 도 3c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 3d는 제1 예시적인 구조체의 제2 구성을 도시한다.
예를 들어, 포토레지스트 층이 제1 반도체 채널 재료 레일(33R), 제2 반도체 채널 재료 레일(34R), 및 드레인 재료 레일(36R)의 수직 스택들 위에 그리고 유전체 격리 레일들(22R) 위에 적용될 수 있고, 라인 및 공간 패턴으로 리소그래피 방식으로 패턴화될 수 있다. 라인 및 공간 패턴은 포토레지스트 층의 각각의 패턴화된 부분들에 대해 동일한 라인 폭 및 패턴화된 포토레지스트 부분들의 각각의 측방향으로 이웃하는 쌍에 대해 동일한 간격을 갖는 주기적 패턴일 수 있다. 일 실시예에서, 패턴화된 포토레지스트 스트립들의 측방향으로 이웃하는 쌍 사이의 간격은 리소그래피 임계 치수, 즉 단일 리소그래피 노광 공정 및 단일 리소그래피 현상(development) 공정을 채용하여 인쇄될 수 있는 최소 치수일 수 있다. 각각의 패턴화된 포토레지스트 스트립의 폭은 리소그래피 임계 치수의 2배로부터 리소그래피 임계 치수의 6배까지의 범위일 수 있다. 일 실시예에서, 각각의 패턴화된 포토레지스트 스트립의 폭은 리소그래피 임계 치수의 약 4배일 수 있다.
드레인 재료 레일들(36R), 제2 반도체 재료 레일들(34R), 제1 반도체 채널 재료 레일들(33R), 및 유전체 격리 레일들(22R)을 통해 에칭하기 위해 이방성 에칭 공정이 수행된다. 이방성 에칭 공정은 소스 영역(6)의 상부 표면 상에서 정지할 수 있다. 이방성 에칭 공정은 드레인 재료 레일들(36R), 제2 반도체 재료 레일들(34R), 제1 반도체 채널 재료 레일들(33R) 및 유전체 격리 레일들(22R)의 재료를 에칭하는 화학 물질을 가질 수 있거나, 또는 드레인 재료 레일들(36R), 제2 반도체 재료 레일들(34R) 및 제1 반도체 채널 재료 레일들(33R)의 반도체 재료들이 이방성 에칭 공정의 에칭 단계들 중 하나에서 에칭되고, 유전체 격리 레일들(22R)이 이방성 에칭 공정의 에칭 단계들 중 다른 단계에서 에칭되도록 다중 에칭 단계들을 포함할 수 있다. 패턴화된 포토레지스트 층은 이방성 에칭 공정 동안 드레인 재료 레일들(36R), 제2 반도체 재료 레일들(34R), 제1 반도체 채널 재료 레일들(33R), 및 유전체 격리 레일들(22R)의 하부 부분들을 보호한다. 제1 라인 트렌치들(41)은 패턴화된 포토레지스트 스트립들에 의해 커버되지 않는 영역들 내에 형성된다. 제1 라인 트렌치들(41)의 깊이는 본 명세서에서 제1 깊이로 지칭된다.
드레인 재료 레일들(36R) 각각은 드레인 재료 부분들(36')로 분할된다. 제2 반도체 재료 레일들(34R)은 제2 반도체 채널 재료 부분들(34')로 분할된다. 제1 반도체 채널 재료 레일들(33R)은 제1 반도체 채널 재료 부분들(33')로 분할된다. 유전체 격리 레일들(22R)은 개별 유전체 격리 구조체들(22')로 분할된다. 제1 라인 트렌치들(41)은 유전체 격리 레일들(22R) 각각을 개별 유전체 격리 구조체들(22')(예컨대, 유전체 기둥들)의 2차원 어레이로 분할한다. 제1 반도체 채널 재료 부분(33'), 제2 반도체 채널 재료 부분(34'), 및 드레인 재료 부분(36')의 각각의 수직 스택은 반도체 기둥(33', 34', 36')을 구성한다. 각각의 반도체 기둥(33', 34', 36')은 수직 방향을 따른 병진에 대해 불변인 직사각형 수평 단면 형상을 가질 수 있다. 반도체 기둥들(33', 34', 36')의 2차원 어레이는 제2 수평 방향(hd2)을 따라 개별 유전체 격리 구조체들(22')의 2차원 어레이와 인터레이싱(interlaced)(즉, 교번)될 수 있다. 패턴화된 포토레지스트 스트립들은 예를 들어, 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
도 4a 내지 도 4d를 참조하면, 제1 게이트 유전체 및 제1 게이트 전극 라인이 각각의 제1 라인 트렌치(41) 내에 형성된다. 각각의 제1 게이트 유전체는 본 명세서에서 선택 게이트 유전체(40)로 지칭되고, 각각의 제1 게이트 전극 라인은 본 명세서에서 선택 게이트 전극 라인(46)으로 지칭된다. 선택 게이트 전극 라인(46)은 또한 패스(pass) 게이트 전극 라인, 액세스 게이트 전극 라인, 백 게이트 전극 라인 또는 (하기의 도 14a 및 도 14b에 관하여 논의되는 바와 같이, 이 라인은 판독 동작 동안 활성화되기 때문에) 판독 라인으로 지칭될 수 있다. 도 4c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 4d는 제1 예시적인 구조체의 제2 구성을 도시한다.
일 실시예에서, 선택 게이트 유전체 재료 층은 컨포멀 퇴적 공정에 의해 제1 라인 트렌치들(41) 내에 퇴적될 수 있다. 선택 게이트 유전체 재료 층은 실리콘 산화물 및/또는 유전체 금속 산화물과 같은 게이트 유전체 재료를 포함할 수 있다. 선택 게이트 유전체 재료 층은 아래에 놓인 반도체(예컨대, 실리콘) 재료의 화학 기상 증착 공정 및/또는 유전체 변환 공정(예컨대 열 산화 공정 및/또는 열 질화 공정)에 의해 형성될 수 있다. 선택 게이트 유전체 재료 층의 두께는 1 nm 내지 12 nm, 예컨대 2 nm 내지 6 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들도 또한 채용될 수 있다.
선택 게이트 전극 재료가 선택 게이트 유전체 재료 층 위에 퇴적될 수 있다. 선택 게이트 전극 재료는 고농도로 도핑된 반도체 재료, 원소 금속, 금속간 합금, 금속 규화물, 및/또는 적어도 하나의 금속 및 적어도 하나의 비-금속성 원소(예컨대, TiN과 같은 금속 질화물)를 포함하는 전도성 금속 화합물을 포함할 수 있다. 선택 게이트 전극 재료 및 선택 게이트 유전체 재료 층의 부분들은 평탄화 공정에 의해 드레인 재료 부분들(36') 및 개별 유전체 격리 구조체들(22')의 상부 표면들 위에 놓인다. 평탄화 공정은 리세스 에칭 공정 또는 화학적 기계적 연마 공정을 채용할 수 있다. 또한, 선택 게이트 전극 재료의 나머지 부분들의 상부 표면들은 선택적 에칭에 의해 드레인 재료 부분들(36') 및 개별 유전체 격리 구조체들(22')의 상부 표면들을 포함하는 수평 평면 아래로 수직으로 리세스될 수 있다.
선택 게이트 유전체 재료 층의 각각의 나머지 부분은 선택 게이트 유전체(40)를 구성한다. 각각의 선택 게이트 유전체(40)는 제2 반도체 채널 재료 부분들(34')과 드레인 재료 부분들(36') 사이의 계면들을 포함하는 수평 평면까지 또는 그 위로 연장된다. 선택 게이트 전극 재료의 각각의 나머지 부분은 선택 게이트 전극 라인(46)을 구성한다. 각각의 선택 게이트 전극 라인(46)은 제2 반도체 채널 재료 부분들(34')과 드레인 재료 부분들(36') 사이의 계면들을 포함하는 수평 평면에 위치되거나 그 위에 위치된 상부 표면을 가질 수 있다. 일반적으로, 선택 게이트 유전체(40)가 제1 반도체 채널 재료 부분(33')의 측벽 상에, 제1 반도체 채널 재료 부분(33') 위에 놓이는 제2 반도체 채널 재료 부분(34')의 측벽 상에, 그리고 소스 영역(6)의 상부 표면의 일부분 상에 형성될 수 있다.
각각의 선택 게이트 유전체(40)는 제1 U-형상의 수직 단면 프로파일을 가질 수 있고, 소스 영역(6)의 상부 표면의 일부분과 접촉하는 수평 선택 게이트 유전체 부분, 수평 선택 게이트 유전체 부분의 제1 에지에 인접하는 제1 수직 선택 게이트 유전체 부분, 및 수평 선택 게이트 유전체 부분의 제2 에지에 인접하는 제2 수직 선택 게이트 유전체 부분을 포함할 수 있다.
도 5a 내지 도 5d를 참조하면, 유전체 재료가 퇴적되고 평탄화되어 선택 게이트 전극 라인들(46) 위에 놓이는 공동들을 충전할 수 있다. 선택 게이트 전극 라인들(46) 위에 놓이는 유전체 재료의 나머지 부분들은 선택 게이트 캡 유전체 레일들(60)을 구성한다. 선택 게이트 캡 유전체 레일들(60)은 도핑되지 않은 실리케이트 유리와 같은 유전체 재료를 포함하고, 제2 수평 방향(hd2)일 수 있거나 그렇지 않을 수 있는 수평 방향을 따라 측방향으로 연장된다. 도 5c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 5d는 제1 예시적인 구조체의 제2 구성을 도시한다.
도 6a 내지 도 6d를 참조하면, 포토레지스트 층(57)이 드레인 재료 부분들(36') 및 선택 게이트 캡 유전체 레일들(60) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 선택 게이트 캡 유전체 레일들(60) 중 각자의 하나 위에 놓이는 라인-형상의 스트립들을 형성할 수 있다. 도 6c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 6d는 제1 예시적인 구조체의 제2 구성을 도시한다.
일 실시예에서, 포토레지스트 층(57) 내의 각각의 개구는 균일한 폭을 가질 수 있고, 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 따라서, 포토레지스트 층(57) 내의 각각의 개구는 선택 게이트 유전체(40), 선택 게이트 전극 라인(46), 및 선택 게이트 캡 유전체 레일(60)의 각자의 조합을 포함하는 제1 라인 트렌치들(41)의 측벽들에 평행한 직선형 에지들의 쌍을 가질 수 있다. 일 실시예에서, 포토레지스트 층(57) 내의 각각의 개구의 직선 에지들은 패턴화된 포토레지스트 층(57)의 포토레지스트 스트립들의 이웃하는 쌍에 의해 커버되는 제1 라인 트렌치들의 쌍의 근위 측벽들로부터 대략 등거리에 있을 수 있다. 일 실시예에서, 포토레지스트 층(57) 내의 각각의 개구의 폭은 리소그래피 임계 치수를 가질 수 있다.
패턴화된 포토레지스트 층(57)을 에칭 마스크로서 채용하여 이방성 에칭 공정이 수행될 수 있다. 드레인 재료 부분들(36'), 제2 반도체 채널 재료 부분들(34'), 및 개별 유전체 격리 구조체들(22')의 마스킹되지 않은 부분들이 제2 라인 트렌치들(51)을 형성하도록 에칭될 수 있다. 각각의 제2 라인 트렌치(51)는 전체에 걸쳐 균일한 폭을 가질 수 있다. 제1 반도체 채널 재료 부분(33')의 상부 표면은 이방성 에칭 공정 후에 각각의 제2 라인 트렌치(51)의 저부에서 물리적으로 노출될 수 있다. 제1 반도체 채널 재료 부분들(33')은 이방성 에칭 공정 동안 에칭 정지 구조체로서 기능할 수 있다. 일 실시예에서, 이방성 에칭 공정은 드레인 재료 부분들(36'), 제2 반도체 채널 재료 부분들(34'), 및 개별 유전체 격리 구조체들(22')의 재료들을 에칭할 수 있다. 다른 실시예에서, 이방성 에칭 공정은 드레인 재료 부분들(36') 및 제2 반도체 채널 재료 부분들(34')의 재료들을 에칭하는 이방성 에칭 단계 및 개별 유전체 격리 구조체들(22')의 재료를 에칭하는 다른 이방성 에칭 단계를 포함하는 다수의 에칭 단계들을 포함할 수 있다.
제2 라인 트렌치들(51)은 반도체 기둥들(33', 34', 36')을 각자의 U-형상의 수직 단면 프로파일을 갖는 단차형 반도체 재료 구조체들(33', 34, 36)로 패턴화하고, 개별 유전체 격리 구조체들(22')을 U-형상의 유전체 격리 구조체들(22)로 패턴화한다. 대안적으로, 개별 유전체 격리 구조체들(22')은 소스 영역(6)까지 완전히 에칭되어 2개의 별개의 기둥 형상의 유전체 격리 구조체들(22)을 형성할 수 있다. 각각의 제2 반도체 채널 재료 부분(34')은 본 명세서에서 제2 반도체 채널 부분들(34)로 지칭되는 2개의 반도체 채널 재료 부분들로 분할된다. 각각의 드레인 재료 부분(36')은 2개의 드레인 영역들(36)로 분할된다. 각각의 U-형상의 단차형 반도체 재료 구조체(33', 34, 36)는 제1 반도체 채널 재료 부분(33'), 제2 반도체 채널 부분들(34)의 쌍, 및 드레인 영역들(36)의 쌍을 포함할 수 있다. 각각의 단차형 반도체 재료 구조체(33', 34, 36)는 제1 높이(h1)를 갖는 2개의 핀 부분들(30F), 및 제2 높이(hd2)를 갖고 소스 영역(6)의 상부 표면의 제1 영역 위에 위치되는 베이스 부분(30B)을 포함할 수 있다. 각각의 핀 부분(30F)은 드레인 영역(36), 제2 반도체 채널 부분(34), 및 제2 반도체 채널 부분(34) 아래에 놓인 제1 반도체 채널 재료 부분(33')의 영역을 포함할 수 있다. 각각의 베이스 부분(30B)은 임의의 제2 반도체 채널 부분(34) 아래에 놓이지 않는 제1 반도체 채널 재료 부분(33')의 영역을 포함할 수 있다.
각각의 단차형 반도체 재료 구조체(33', 34, 36)는 제1 높이(hd1)를 갖는 외부 측벽들의 쌍, 및 외부 측벽들의 쌍 사이에 위치되는, 제1 높이(hd1) 보다 작은 높이를 갖는 내부 측벽들의 쌍을 포함할 수 있다. 제2 라인 트렌치(51)가 내부 측벽들의 쌍 사이에 형성되고, 이에 의해 측방향으로 경계지어진다. 제2 라인 트렌치들(51)은 개별 유전체 격리 구조체들(22') 각각 내에 홈을 형성하여, 개별 유전체 격리 구조체들(22')을 U-형상의 또는 기둥 형상의 유전체 격리 구조체들(22)로 변환한다. 일반적으로, 단차형 반도체 재료 구조체들(33', 34, 36)은 실질적으로 수직(예컨대, 에칭 변동들로 인해 0도 내지 10도 내의 수직)인 측벽들을 갖는 라인 트렌치들(41, 51)로 반도체 재료 부분들을 패턴화함으로써 형성될 수 있다. 라인 트렌치들은 제1 높이(h1)와 동일한 제1 깊이를 갖는 제1 라인 트렌치들(41), 및 제1 높이(h1) 보다 작은 제2 깊이를 갖는 제2 라인 트렌치들(51)을 포함할 수 있다.
도 7a 내지 도 7d를 참조하면, 단차형 반도체 재료 구조체들(33', 34, 36)의 베이스 부분들(30B)(즉, U-형상의 단차형 반도체 재료 구조체들의 수평 부분들(30B))은 소스 영역(6)과 제2 반도체 채널 부분(34) 사이의 전기 전도성을 감소시키는 스페이서 재료 부분들(23)로 변환된다. 스페이서 재료 부분들(23)은 제1 전도성 유형 도펀트들, 산소 원자, 및/또는 질소 원자를 반도체 베이스 부분들(30B) 내로(즉, 제2 반도체 채널 부분들(34) 중 임의의 것 아래에 놓이지 않는 제1 반도체 채널 재료 부분들(33')의 세그먼트들 내로) 주입함으로써 형성될 수 있다. 도 7c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 7d는 제1 예시적인 구조체의 제2 구성을 도시한다.
소스 영역(6)과 제2 반도체 채널 부분들(34) 사이의 단차형 반도체 재료 구조체들(33', 34, 36)의 베이스 부분들(30B)을 통한 전기 전도는 제1 전도성 유형의 도펀트들을 베이스 부분들(30B) 내로 주입함으로써, 또는 베이스 부분들(30B)의 반도체 재료를 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 재료로 변환하는 전기 비활성 원자, 예컨대, 산소 원자 및/또는 질소 원자를 주입함으로써 감소될 수 있다. 포토레지스트 층(57)은 이온 주입 동안 마스크로서 사용되고, 주입 후에 애싱함으로써 제거될 수 있다.
제1 반도체 채널 재료 부분들(33')의 각각의 비-주입 영역은 제1 반도체 채널 부분(33)을 구성한다. 제1 반도체 채널 부분(33) 및 제2 반도체 채널 부분(34)의 각각의 수직 스택은 수직 반도체 채널(33, 34)을 구성한다. 각각의 수직 반도체 채널(33, 34)(즉, 제1 반도체 채널 부분(33) 및 제1 반도체 채널 부분(33) 위에 놓이는 제2 반도체 채널 부분(34)의 수직 스택)은 각각의 단차형 반도체 재료 구조체(23, 33, 34, 36)의 각자의 핀 부분(30F)에 위치된다.
일 실시예에서, 소스 영역(6)은 제1 단결정 반도체 재료 부분을 포함하고, 각각의 제1 반도체 채널 부분(33)은 제1 단결정 반도체 재료 부분과 에피택셜 정렬되어 있는 제2 단결정 반도체 재료 부분을 포함한다. 각각의 제2 반도체 채널 부분(34)은 아래에 놓인 제1 반도체 채널 부분(33)의 제2 단결정 반도체 재료 부분과 에피택셜 정렬되어 있는 제3 단결정 반도체 재료 부분을 포함할 수 있다. 각각의 제1 반도체 채널 부분(33)은 제1 원자 농도에서 제1 전도성 유형의 전기 도펀트들을 포함할 수 있고, 각각의 제2 반도체 채널 부분(34)은 제1 원자 농도보다 작은 제2 원자 농도에서 제1 전도성 유형의 전기 도펀트들을 포함한다.
드레인 영역(36)은 각각의 수직 반도체 채널(33, 34)의 상부 단부 상에 제공된다. 드레인 영역들(36)은 개별 드레인 영역들의 2차원 어레이를 형성할 수 있다. 드레인 영역(36)은 제2 원자 농도보다 더 큰 원자 농도(즉, 제1 반도체 채널 부분들(34) 내의 제2 전도성 유형의 도펀트들의 원자 농도)에서 제2 전도성 유형의 전기 도펀트들을 포함한다.
일반적으로, 베이스 부분들(30B) 내로 도펀트들을 주입함으로써 단차형 반도체 재료 구조체들(23, 33, 34, 36)의 베이스 부분들(30B)을 통한 누설 전류가 감소될 수 있다. 일반적으로, 스페이서 재료 부분들(23) 내의 제1 전도성 유형의 도펀트들, 산소 원자, 또는 질소 원자는 1.0 × 1016/㎤ 내지 1.0 × 1019/㎤ 범위의 원자 농도를 가질 수 있지만, 더 작은 그리고 더 큰 원자 농도들도 또한 채용될 수 있다.
제1 전도성 유형의 추가의 도펀트들이 스페이서 재료 부분들(23) 내로 주입되는 경우에, 스페이서 재료 부분들(23)은 제1 원자 농도보다 더 큰 제3 원자 농도에서 제1 전도성 유형의 도펀트들을 포함할 수 있다. 이 경우에, 각각의 단차형 반도체 재료 구조체들(23, 33, 34, 36)의 스페이서 재료 부분(23)은 소스 영역(6)의 제1 단결정 반도체 재료 부분, 및 단차형 반도체 재료 구조체들(23, 33, 34, 36)의 제1 반도체 채널 부분(33)의 제2 단결정 반도체 재료 부분과 에피택셜 정렬되어 있는 추가의 단결정 반도체 재료 부분을 포함할 수 있다. 대안적으로, 스페이서 재료 부분들(23)은 제1 원자 농도보다 더 큰 원자 농도에서 산소 원자 및/또는 질소 원자를 포함하는 반도체 산화물, 질화물 또는 산질화물 재료 부분을 포함할 수 있다.
도 8a 내지 도 8d를 참조하면, 제2 게이트 유전체가 제2 라인 트렌치들(51)의 각각의 측벽 상에 형성된다. 제2 게이트 유전체들은 메모리 비트들을 저장하기 위해 채용되고, 본 명세서에서 제어 게이트 유전체들(52, 50)로 지칭된다. 도 8c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 8d는 제1 예시적인 구조체의 제2 구성을 도시한다.
일 실시예에서, 적어도 하나의 제2 게이트 유전체 재료 층이 각자의 컨포멀 퇴적 공정에 의해 형성될 수 있다. 적어도 하나의 제2 게이트 유전체 재료 층은 비-강유전성 게이트 유전체 재료 층 및 연속 강유전성 재료 층을 포함할 수 있다. 비-강유전성 게이트 유전체 재료 층은, 존재하는 경우, 실리콘 산화물 및/또는 유전체 금속 산화물과 같은 임의의 비-강유전성 게이트 유전체 재료를 포함할 수 있다. 비-강유전성 게이트 유전체 재료 층의 두께는 3 nm 내지 60 nm, 예컨대 6 nm 내지 30 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들도 또한 채용될 수 있다.
연속 강유전성 재료 층은 강유전성 재료를 포함한다. 본 명세서에 사용되는 바와 같이, "강유전성 재료"는 외부 전기장의 부재 시에 자발적인 전기적 분극을 나타내는 결정질 재료를 지칭한다. 연속 강유전성 재료 층 내의 강유전성 재료는 절연 강유전성 재료일 수 있다. 일 실시예에서, 연속 강유전성 재료 층은 Al, Zr, 및/또는 Si로부터 선택되는 적어도 하나의 도펀트를 포함하는 사방정계 상 하프늄 산화물 층을 포함한다. 티타네이트 강유전성 재료들(예컨대, 바륨 티타네이트, 납 티타네이트, 납 지르코네이트 티타네이트, 납 란타늄 지르코네이트 티타네이트("PLZT") 등)과 같은 다른 적합한 강유전성 재료가 또한 사용될 수 있다. 연속 강유전성 재료 층은 3 nm 내지 60 nm, 예컨대 6 nm 내지 30 nm의 범위의 두께를 가질 수 있지만, 더 작은 그리고 더 큰 두께들도 또한 채용될 수 있다. 일 실시예에서, 연속 강유전성 재료 층은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다.
연속 강유전성 재료 층의 수평 부분들을 제거하기 위해 측벽 스페이서 에칭 공정과 같은 이방성 에칭 공정이 수행될 수 있다. 게이트 유전체 층(50) 및 연속 강유전성 재료 층(52)의 각각의 나머지 부분은 제어 게이트 유전체(52, 50)를 구성한다. 강유전성 재료 층들(52)의 쌍이 각각의 제2 라인 트렌치(51) 내에 형성될 수 있다. 각각의 제어 게이트 유전체(52, 50)는 강유전성 재료 층들(52)의 쌍 및 비-강유전성 게이트 유전체 재료 층의 나머지 부분인 U-형상의 게이트 유전체 층(50)을 포함한다.
제어 게이트 유전체(52, 50)는 수직 반도체 채널들(33, 34)의 쌍의 측벽들 상에 그리고 각자의 단차형 반도체 재료 구조체(23, 33, 34, 36)의 베이스 부분(30B)의 상부 표면 상에 형성될 수 있다. 제2 반도체 채널 부분들(34)과 접촉하는 U-형상의 게이트 유전체 층들(50)의 측벽들은 본 명세서에서 근위 측벽들로 지칭되며, 제2 반도체 채널 부분들(34)과 접촉하지 않는 U-형상의 게이트 유전체 층들(50)의 측벽들은 본 명세서에서 원위 측벽들로 지칭된다. 각각의 강유전성 재료 층(52)은 각각의 U-형상의 게이트 유전체 층(50)의 수직 부분의 원위 측벽과 접촉한다.
일 실시예에서, 각각의 제어 게이트 유전체(52, 50)는 제2 U-형상의 수직 단면 프로파일을 가질 수 있고, U-형상의 게이트 유전체 층(50)의 수평 부분인 수평 제어 게이트 유전체 부분을 포함할 수 있다. 수평 제어 게이트 유전체 부분은 스페이서 재료 부분(23)의 상부 표면의 일부분과 접촉할 수 있다. 각각의 제어 게이트 유전체(52, 50)의 제1 수직 제어 게이트 유전체 부분은 제2 반도체 채널 부분들(34)과 접촉할 수 있고, 수평 제어 게이트 유전체 부분의 제1 에지에 인접할 수 있다. 각각의 제어 게이트 유전체(52, 50)의 제2 수직 제어 게이트 유전체 부분은 수평 제어 게이트 유전체 부분의 제2 에지에 인접할 수 있다.
도 9a 내지 도 9d를 참조하면, 전도성 게이트 전극 라인이 제어 게이트 유전체들(52, 50) 중 각자의 하나 상의 각각의 제2 라인 트렌치(51) 내에 형성될 수 있다. 전도성 게이트 전극 라인들은 본 명세서에서 워드 라인들(56)로 지칭된다. 일 실시예에서, (도 11a와 관련하여 후술되는 바와 같이) 각각의 강유전성 메모리 트랜지스터 내의 워드 라인의 일부분은 강유전성 메모리 트랜지스터의 제어 게이트 전극을 포함한다. 대안적으로, 별개의 제어 게이트 전극들이 강유전성 메모리 트랜지스터들에 대해 형성되고 각자의 워드 라인들(56)에 전기적으로 연결될 수 있다. 도 9c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 9d는 제1 예시적인 구조체의 제2 구성을 도시한다.
제어 게이트 전극 재료가 제어 게이트 유전체들(52, 50) 상에 퇴적될 수 있다. 제어 게이트 전극 재료는 고농도로 도핑된 반도체 재료, 원소 금속, 금속간 합금, 금속 규화물, 및/또는 적어도 하나의 금속 및 적어도 하나의 비-금속성 원소(예컨대, 금속 질화물, 예컨대, TiN)를 포함하는 전도성 금속 화합물을 포함할 수 있다. 드레인 영역들(36) 및 선택 게이트 캡 유전체 레일들(60)의 상부 표면들 위에 놓이는 제어 게이트 전극 재료의 부분들은 평탄화 공정에 의해 제거될 수 있다. 평탄화 공정은 리세스 에칭 공정 또는 화학적 기계적 연마 공정을 채용할 수 있다. 또한, 제어 게이트 전극 재료의 나머지 부분들의 상부 표면들은 리세스 에칭에 의해 드레인 영역들(36) 및 선택 게이트 캡 유전체 레일들(60)의 상부 표면들을 포함하는 수평 평면 아래에서 수직으로 리세스될 수 있다.
제어 게이트 전극 재료의 각각의 나머지 부분은 워드 라인(56)을 구성한다. 각각의 워드 라인(56)은 수직 반도체 채널들(33, 34)과 드레인 영역들(36) 사이의 계면들을 포함하는 수평 평면에 또는 그 위에 위치된 상부 표면을 가질 수 있다. 각각의 워드 라인(56)은 제2 라인 트렌치(51) 내에 위치된 강유전성 메모리 요소들의 2차원 어레이의 제어 게이트 유전체들(52, 50)의 각자의 서브세트에 접촉할 수 있다.
도 10a 내지 도 10d를 참조하면, 제1 접촉-레벨 유전체 층(70)이 드레인 영역들(36), 선택 게이트 캡 유전체 레일들(60), 및 유전체 격리 구조체들(22) 위에 퇴적될 수 있다. 도 10c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 10d는 제1 예시적인 구조체의 제2 구성을 도시한다. 제1 접촉-레벨 유전체 층(70)은 아래 놓이는 요소들을 도시하기 위해 도 10c 및 도 10d에서 생략된다.
제1 접촉-레벨 유전체 층(70)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 층간 유전체 재료를 포함한다. 제1 접촉-레벨 유전체 층(70)은 단일 유전체 재료 층을 포함할 수 있거나, 순차적으로 형성되는 복수의 유전체 재료 층들을 포함할 수 있다. 제1 접촉-레벨 유전체 층(70)은 평면형 상부 표면을 제공하도록 평탄화될 수 있다.
제1 접촉 비아 구조체들(76)(예컨대, 제1 드레인 전극들)이, 본 명세서에서 제1 드레인 영역들(36A)로 지칭되는 드레인 영역들(36)의 제1 서브세트 상에 형성될 수 있다. 일 실시예에서, 각각의 단차형 반도체 재료 구조체들(23, 33, 34, 36)은 제1 접촉 비아 구조체(76)에 의해 접촉되는 제1 드레인 영역(36A) 및 임의의 제1 접촉 비아 구조체(76)에 의해 접촉되지 않는 제2 드레인 영역(36B)을 포함할 수 있다.
제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제1 비트 라인들(78)이, 제1 접촉-레벨 유전체 층(70)의 상부 부분 내에 라인 트렌치들을 형성함으로써, 그리고 라인 트렌치들을 금속 재료와 같은 적어도 하나의 전도성 재료로 충전함으로써 형성될 수 있다. 제1 비트 라인들(78)은 강유전성 메모리 요소들의 2차원 어레이의 드레인 영역들(36)(이들 각각이 제1 드레인 영역(36A)임)의 각자의 서브세트에 전기적으로 연결될 수 있다. 선택 게이트 전극 라인들(46) 및 워드 라인들(56)의 길이 방향들은 서로 평행할 수 있고, 제1 수평 방향(hd1)에 대해 0이 아닌 각도로 있을 수 있다. 0이 아닌 각도는 도 I0c에 도시된 바와 같이 90도일 수 있거나, 도 10d에 도시된 바와 같이 15도 내지 75도의 범위에 있을 수 있다.
도 11a 내지 도 11d를 참조하면, 제2 접촉-레벨 유전체 층(80)이 제1 접촉-레벨 유전체 층(70) 및 제1 비트 라인들(78) 위에 퇴적될 수 있다. 도 11c는 제1 예시적인 구조체의 제1 구성을 도시하고, 도 11d는 제1 예시적인 구조체의 제2 구성을 도시한다. 제2 접촉-레벨 유전체 층(80)은 밑에 놓인 요소들을 도시하기 위해 도 11c 및 도 11d에서 생략된다.
제2 접촉-레벨 유전체 층(80)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 층간 유전체 재료를 포함한다. 제2 접촉-레벨 유전체 층(80)은 단일 유전체 재료 층을 포함할 수 있거나, 순차적으로 형성되는 복수의 유전체 재료 층들을 포함할 수 있다. 제2 접촉-레벨 유전체 층(80)은 평면형 상부 표면을 제공하도록 평탄화될 수 있다.
제2 접촉 비아 구조체들(86)(예컨대, 제2 드레인 전극들)은 본 명세서에서 제2 드레인 영역들(36B)로 지칭되는 드레인 영역들(36)의 제2 서브세트 상에 형성될 수 있다. 일 실시예에서, 각각의 단차형 반도체 재료 구조체들(23, 33, 34, 36)은 제1 접촉 비아 구조체(76)에 의해 접촉되는 제1 드레인 영역(36A) 및 제2 접촉 비아 구조체(86)에 의해 접촉되는 제2 드레인 영역(36B)을 포함할 수 있다.
제1 수평 방향(hd1)을 따라 측방향으로 연장되는 제2 비트 라인들(88)이, 제2 접촉-레벨 유전체 층(80)의 상부 부분 내에 라인 트렌치들을 형성함으로써, 그리고 라인 트렌치들을 금속 재료와 같은 적어도 하나의 전도성 재료로 충전함으로써 형성될 수 있다. 제2 비트 라인들(88)은 강유전성 메모리 요소들의 2차원 어레이의 드레인 영역들(36)(이들 각각이 제2 드레인 영역(36B)임)의 각자의 서브세트에 전기적으로 연결될 수 있다.
전술된 방법이 제2 라인 트렌치들(51) 및 워드 라인들(56)의 형성 전에 제1 라인 트렌치들(41) 및 선택 게이트 전극 라인(46)의 형성을 도시하였지만, 공정 단계들은 상이한 순서로 수행될 수 있다. 예를 들어, 제2 라인 트렌치들(51) 및 워드 라인들(56)은 먼저 형성될 수 있고, 이어서 제1 라인 트렌치들(41) 및 선택 게이트 전극 라인(46)을 형성할 수 있다.
도 11a 및 도 11c에 도시된 바와 같이, 각각의 메모리 셀(100)(예컨대, 100A 또는 100B)은 강유전성 메모리 트랜지스터(102)(예컨대, 102A 또는 102B) 및 선택 게이트 트랜지스터(104)(예컨대, 104A 또는 104B)를 포함한다. 선택 게이트 트랜지스터(104)는 또한 패스 게이트 트랜지스터 또는 액세스 트랜지스터로 지칭될 수 있다.
일 실시예에서, 선택 게이트 트랜지스터(104) 내에 위치된 선택 게이트 전극 라인(46)의 일부분은 선택 게이트 트랜지스터(104)의 선택 게이트 전극(46S)(즉, 패스 게이트 전극 또는 액세스 게이트 전극)으로서 기능한다. 강유전성 메모리 트랜지스터(102) 내에 위치된 워드 라인(56)의 일부분은 강유전성 메모리 트랜지스터(102)의 제어 게이트 전극(56C)으로서 기능한다.
동일한 메모리 셀(100) 내의 강유전성 메모리 트랜지스터(102) 및 선택 게이트 트랜지스터(104)는 동일한 수직 반도체 채널(33, 34) 및 동일한 소스 영역(6) 및 동일한 드레인 영역(36)을 공유한다. 강유전성 메모리 트랜지스터(102)는 공유된 수직 반도체 채널(33, 34)과 제어 게이트 전극(56C) 사이에 비-강유전성 재료로 제조된 게이트 유전체 층(50)에 더하여 강유전성 재료 층(52)을 포함한다. 선택 게이트 트랜지스터(104)는 비-강유전성 재료로 제조된 게이트 유전체 층(50)을 포함하고, 공유된 수직 반도체 채널(33, 34)과 선택 게이트 전극(46S) 사이에 강유전성 재료 층(52)을 배제한다.
선택 게이트 전극(46S)은 동일한 메모리 셀(100) 내의 제어 게이트 전극(56C)보다 더 긴 게이트 길이(즉, 도 11a의 수직 방향으로의 크기)를 갖는다.
따라서, 선택 게이트 전극(46S)은 제1 반도체 채널 부분(33)에 인접하게 위치되는 한편, 제어 게이트 전극(56C)은 제1 반도체 채널 부분(33)에 인접하게 위치되지 않는다. 따라서, 선택 게이트 전극(46S)은 판독 동작 동안과 같이 제1 반도체 채널 부분(33)을 활성화 및 비활성화시킴으로써 소스 영역(6)과 공통 수직 반도체 채널(33, 34) 사이의 액세스를 제어한다. 대조적으로, 제어 게이트 전극(56C)은 소스 영역(6)과 수직 반도체 채널(33, 34) 사이에서 전류가 흐를 수 있도록 제1 반도체 채널 부분(33)을 독립적으로 활성화 또는 비활성화시킬 수 없다.
도 11a 및 도 11c에 도시된 제1 예시적인 구조체의 각각의 메모리 셀(100)(예컨대, 100A 또는 100B)은 사이즈(4F2)를 가지며, 여기서 F는 리소그래피 임계 치수, 즉 단일 리소그래피 노광 공정 및 단일 리소그래피 현상 공정을 채용하여 인쇄될 수 있는 최소 치수이다.
도 12a 내지 도 12d를 참조하면, 본 개시내용의 일 실시예에 따른 예시적인 제2 구조체는 도 11a 내지 도 11d의 제1 예시적인 구조체로부터 제1 접촉 비아 구조체들(76)과 제1 비트 라인들(78)의 형성을 생략함으로써 유도될 수 있다. 이 경우에, (드레인 영역들(36)의 제1 서브세트인) 제1 드레인 영역들(36A)은 임의의 접촉 비아 구조체에 의해 접촉되지 않으며, (드레인 영역들(36)의 제2 서브세트인) 제2 드레인 영역들(36B)은 본 실시예에서 드레인 접촉 비아 구조체들(86)로도 지칭되는 제2 접촉 비아 구조체들(86) 중 각자의 하나에 의해 접촉된다.
도 12a의 제2 예시적인 구조체의 각각의 메모리 셀(100)(예컨대, 100A 또는 100B)은 사이즈(8F2)를 가지며, 여기서 F는 리소그래피 임계 치수, 즉 단일 리소그래피 노광 공정 및 단일 리소그래피 현상 공정을 채용하여 인쇄될 수 있는 최소 치수이다.
도 13a는 도 12a 내지 도 12d에 도시된 제2 예시적인 구조체를 포함하는 강유전성 메모리 요소들의 2차원 어레이에 대한 개략적인 회로를 도시한다. 도 13b는 도 11a 내지 도 11d에 도시된 제1 예시적인 구조체를 포함하는 강유전성 메모리 요소들의 2차원 어레이에 대한 개략적인 회로를 도시한다. 각각의 강유전성 메모리 요소(예컨대, 메모리 셀(100))는 2개의 전계 효과 트랜지스터들의 병렬 연결을 포함한다. 강유전성 메모리 요소들의 2차원 어레이의 소스 영역(6)은 제2 전도성 유형의 도핑을 갖는 연속 도핑된 반도체 재료 층을 포함할 수 있고, 개략적인 회로에서 소스 라인들(SL)로서 기능한다. 비트 라인들(88)은 개략적인 회로의 비트 라인들(BL)로서 기능한다. 제1 반도체 채널 부분(33) 및 제2 반도체 채널 부분(34)의 각각의 수직 스택은 회로도에서 "SG"로 라벨링된 선택 게이트 트랜지스터(104)(예컨대, 104A 또는 104B)의 채널(33, 34)로서 기능한다. 강유전성 메모리 요소들의 2차원 어레이의 각각의 선택 게이트 전극 라인(46)은 개략적인 회로의 판독 라인(RL)에 대응한다. 각각의 제2 반도체 채널 부분(34)은 회로도에서 "FeFET"로 라벨링된 강유전성 메모리 트랜지스터(즉, 강유전성 메모리 전계 효과 트랜지스터)(102)(예컨대, 102A 또는 102B)의 채널로서 기능한다. 강유전성 메모리 요소들의 2차원 어레이의 각각의 워드 라인(56)은 개략적인 회로의 워드 라인(WL)에 대응하고, 각각의 강유전성 메모리 트랜지스터(102)(예컨대, 102A 또는 102B) 내의 그의 부분들은 강유전성 메모리 트랜지스터의 제어 게이트 전극(56C)에 대응한다.
각각의 메모리 셀(100)(예컨대, 100A 또는 100B)에서, 선택 게이트 트랜지스터(104)와 강유전성 메모리 트랜지스터(102)의 쌍은 공통 수직 반도체 채널(예컨대, 적어도 제2 반도체 채널 부분(34))을 공유한다. 턴-오프 게이트 바이어스 전압을 선택 게이트 전극 라인(46)에 인가함으로써 선택 게이트 트랜지스터(104)를 비활성화시키는 것은 동일한 메모리 셀 내의 강유전성 메모리 트랜지스터(102)를 비활성화시키는데, 왜냐하면 전류가 공통 수직 반도체 채널(33, 34)의 제2 반도체 채널 부분(34) 아래에 놓인 제1 반도체 채널 부분(33)을 통과할 수 없기 때문이다. 강유전성 메모리 트랜지스터(102)의 강유전성 재료 층(52)의 강유전성 분극은, 선택 게이트 트랜지스터(104)의 선택 게이트 전극 라인(46)에 인가된 턴-온 게이트 바이어스 전압이 공통 수직 반도체 채널을 소스 영역(6)에 전기적으로 연결시키고, 따라서, 판독 전류가 소스 영역과 강유전성 메모리 트랜지스터(102)의 공유된 제2 반도체 채널 부분(34) 사이에서 흐를 수 있게 될 때에만 판독될 수 있다. 선택 게이트 전극 라인(46)에 대한 턴-온 게이트 바이어스 전압은 강유전성 메모리 트랜지스터(102)의 워드 라인(56)에 인가되는 워드 라인 바이어스 전압과 함께 강유전성 재료 층(52)의 분극 상태가 수직 반도체 채널(33, 34)을 통해 흐르는 전류의 양을 결정하도록 선택된다. 낮은 누설 전류 및 감소된 쓰기, 소거 및/또는 판독 교란은, 선택되지 않은 모든 선택 게이트 전극 라인들(46)에 턴-오프 게이트 바이어스 전압을 인가함으로써 선택되지 않은 강유전성 메모리 트랜지스터들(102)을 턴오프함으로써 강유전성 메모리 요소들의 2차원 어레이로 획득될 수 있다.
도 14a 및 도 14b는 도 13a의 회로를 동작시키는 데 사용될 수 있는 예시적인 전압들을 도시한 표들이다. 도 14a는 네거티브 전압 채널 전위 제어 방식(2, 3 및 4열들)에서 그리고 포지티브 전압 채널 전위 제어 방식(5, 6 및 7열들)에서 단일 레벨 셀(100)을 동작시키는 데 사용될 수 있는 예시적인 전압들을 도시한다. 도 14b는 네거티브 전압 채널 전위 제어 방식(2, 3 및 4열들)에서 그리고 포지티브 전압 채널 전위 제어 방식(5, 6 및 7열들)에서 다중 레벨 셀(100)을 동작시키는 데 사용되는 예시적인 전압들을 도시한다. 도시된 전압들은 예시적이며, 다른 적합한 전압들이 상이한 디바이스 치수들 및 재료들에 대해 사용될 수 있다.
이들 표들의 2, 3 및 4열들에 도시된 바와 같이, 네거티브 전압 채널 전위 제어 방식에 대해, 선택된 워드 라인(56)(즉, 선택된 메모리 셀의 워드 라인)은 쓰기/금지에 대해 높은 네거티브 전압으로, 소거/금지에 대한 높은 포지티브 전압으로, 그리고 판독/금지에 대해 0V 또는 낮은 포지티브/네거티브 전압으로 설정된다. 선택되지 않은 워드 라인들(56)은 쓰기/금지에 대해 더 낮은 네거티브 전압으로, 소거/금지에 대해 더 낮은 포지티브 전압으로, 그리고 판독/금지에 대해 0V로 설정된다. 선택된 판독 라인들(RL)(즉, 선택된 메모리 셀의 선택 게이트 전극 라인(46))은 쓰기 및 소거에 대해 0V로 그리고 판독/금지에 대해 Vdd 및 0V로 각각 설정된다. 따라서, 선택 게이트 트랜지스터(104) 저부 부분(즉, 제1 반도체 채널 부분(33))은 쓰기, 소거 및 판독 금지 동안 오프(off)되고, 판독 동안 온(on)된다. 비트 라인들(BL)(88)은 쓰기/금지에 대해 0V/낮은 네거티브 전압으로, 소거/금지에 대해 0V/낮은 포지티브 전압으로, 그리고 판독/금지에 대해 Vdd로 설정된다. 소스 라인(SL)(6)은 쓰기, 소거 및 판독에 대해 0V로 설정된다. 동작 유닛들은 디바이스의 페이지 당이다.
이들 표들의 5, 6 및 7열들에 도시된 바와 같이, 포지티브 전압 채널 전위 제어 방식에 대해, 선택된 워드 라인(56)(즉, 선택된 메모리 셀의 워드 라인)은 쓰기/금지에 대해 높은 포지티브 전압으로, 소거/금지에 대한 0V로, 그리고 판독/금지에 대해 0V 또는 낮은 포지티브/네거티브 전압으로 설정된다. 선택되지 않은 워드 라인들(56)은 쓰기/금지에 대해 더 낮은 포지티브 전압으로, 소거/금지에 대해 더 낮은 포지티브 전압으로, 그리고 판독/금지에 대해 0V로 설정된다. 선택된 판독 라인들(RL)(즉, 선택된 메모리 셀의 선택 게이트 전극 라인(46))은 쓰기 및 소거에 대해 0V로 그리고 판독/금지에 대해 Vdd 및 0V로 각각 설정된다. 따라서, 선택 게이트 트랜지스터(104) 저부 부분(즉, 제1 반도체 채널 부분(33))은 쓰기, 소거 및 판독 금지 동안 오프되고, 판독 동안 온된다. 비트 라인들(BL)(88)은 쓰기/금지에 대해 0V/낮은 포지티브 전압으로, 소거/금지에 대해 높은 포지티브 전압/0V로, 그리고 판독/금지에 대해 Vdd로 설정된다. 소스 라인(SL)(6)은 쓰기/금지에 대해 0V/낮은 포지티브 전압으로, 소거/금지에 대해 높은 포지티브 전압/0V로, 그리고 판독/금지에 대해 0V로 설정된다. 동작 유닛들은 디바이스의 페이지 당이다.
모든 도면을 참조하여 그리고 본 개시내용의 다양한 실시예들에 따르면, 메모리 셀(100)은 강유전성 메모리 트랜지스터(102), 및 공통 반도체 채널(33, 34), 공통 소스 영역(6) 및 공통 드레인 영역(36)을 강유전성 메모리 트랜지스터(102)와 공유하는 선택 게이트 트랜지스터(104)를 포함한다. 선택 게이트 트랜지스터(104)는 공통 소스 영역(6)과 공통 반도체 채널(33, 34) 사이의 액세스를 제어한다.
일 실시예에서, 공통 반도체 채널(33, 34)은 공통 소스 영역(6) 상에 위치되는 제1 반도체 채널 부분(33) 및 제1 반도체 채널 부분(33) 위에 놓이는 제2 반도체 채널 부분(34)의 수직 스택을 포함하는 수직 반도체 채널을 포함한다. 강유전성 메모리 트랜지스터(102)는 제어 게이트 전극(56C) 및 수직 반도체 채널(33, 34)과 제어 게이트 전극(56C) 사이에 위치되는 강유전성 재료 층(52)을 포함하는 제어 게이트 유전체(50, 52)를 포함한다. 선택 게이트 트랜지스터(104)는 선택 게이트 전극(46S) 및 선택 게이트 전극(46S)과 수직 반도체 채널(33, 34) 사이에 위치되는 선택 게이트 유전체(40)를 포함한다.
일 실시예에서, 제어 게이트 유전체(50, 52)는 비-강유전성 재료로 제조된 게이트 유전체 층(50)을 더 포함한다. 선택 게이트 유전체(40)는 비-강유전성 재료로 제조되고, 바람직하게는 강유전성 재료를 배제한다. 선택 게이트 전극(46S)은 공통 소스 영역(6)과 공통 드레인 영역(36) 사이의 방향으로 제어 게이트 전극(56C)보다 더 긴 게이트 길이를 갖는다. 선택 게이트 전극(46S)은 제1 반도체 채널 부분(33)에 인접하게 위치되는 한편, 제어 게이트 전극(56C)은 제1 반도체 채널 부분(33)에 인접하게 위치되지 않는다. 선택 게이트 전극(46S)은 제1 반도체 채널 부분(33)을 활성화 및 비활성화시킴으로써 공통 소스 영역(6)과 수직 반도체 채널(33, 34) 사이의 액세스를 제어한다.
일 실시예에서, 선택 게이트 유전체(40)는 수직 반도체 채널(33, 34)의 제1 면 상에 위치되고 공통 소스 영역(6)의 상부 표면과 접촉한다. 제어 게이트 유전체(50, 52)는 수직 반도체 채널(33, 34)의 제2 면 상에 위치되고, 스페이서 재료 부분(23)에 의해 공통 소스 영역의 상부 표면으로부터 이격된다. 공통 드레인 영역(36)은 수직 반도체 채널(33, 34)의 상부 단부 상에 위치된다.
일 실시예에서, 소스 영역(6)은 제1 단결정 반도체 재료 부분을 포함한다. 제1 반도체 채널 부분(33)은 제1 단결정 반도체 재료 부분과 에피택셜 정렬되어 있는 제2 단결정 반도체 재료 부분을 포함한다. 제2 반도체 채널 부분(34)은 제2 단결정 반도체 재료 부분과 에피택셜 정렬되어 있는 제3 단결정 반도체 재료 부분을 포함한다.
일 실시예에서, 제1 반도체 채널 부분(33)은 제1 원자 농도에서 제1 전도성 유형의 전기 도펀트들을 포함하고; 제2 반도체 채널 부분(34)은 제1 원자 농도보다 작은 제2 원자 농도에서 제1 전도성 유형의 전기 도펀트들을 포함한다.
일 실시예에서, 스페이서 재료 부분(23)은 제1 단결정 반도체 재료 부분 및 제2 단결정 반도체 재료 부분과 에피택셜 정렬되는 추가적인 단결정 반도체 재료 부분을 포함하고, 제2 d 원자 농도보다 더 큰 제3 원자 농도에서 제1 전도성 유형의 도펀트들을 포함한다.
일 실시예에서, 스페이서 재료 부분(23)은 제1 원자 농도보다 더 큰 원자 농도에서 산소 원자 및/또는 질소 원자로 도핑된 반도체 재료를 포함한다. 예를 들어, 스페이서 재료 부분(23)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
일 실시예에서, 소스 영역(6)은 제1 원자 농도보다 더 큰 원자 농도에서 제1 전도성 유형과 반대인 제2 전도성 유형의 전기 도펀트들을 포함한다. 드레인 영역(36)은 제1 원자 농도보다 더 큰 원자 농도에서 제2 전도성 유형의 전기 도펀트들을 포함한다.
일 실시예에서, 제어 게이트 유전체(52, 50)는 비-강유전성 재료를 포함하는 U-형상의 게이트 유전체 층(50)을 포함하고, U-형상의 게이트 유전체 층(50)의 수직 부분의 근위 측벽이 수직 반도체 채널(33, 34)과 접촉하고, 강유전성 재료 층(52)은 U-형상의 게이트 유전체 층(50)의 수직 부분의 원위 측벽과 접촉한다.
일 실시예에서, 선택 게이트 전극(46S)은 선택 게이트 전극 라인(46)의 일부분을 포함하고, 제어 게이트 전극(56C)은 워드 라인(56)의 일부분을 포함한다. 비트 라인(88)이 소스 전극(86)에 의해 공통 드레인 영역(36)에 전기적으로 연결된다.
일 실시예에서, 메모리 셀(100)을 판독하는 방법은 워드 라인(56) 및 공통 소스 영역(6)에 0볼트를 인가하는 동안, 판독 전압(예컨대, Vdd)을 비트 라인(88) 및 선택 게이트 전극 라인(즉, 판독 라인)(46)에 인가하는 단계를 포함한다. 판독 전압이 비트 라인(88) 및 선택 게이트 전극 라인(46)에 인가되어 강유전성 재료 층(52)의 분극 상태(예컨대, 쌍극자 모멘트의 배향)를 판독하는 동안 공통 소스 영역(6)과 수직 반도체 채널(33, 34) 사이에서 전류가 흐른다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조체 및/또는 구성을 이용하는 실시예가 본 개시내용에 도시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조체들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 삭제
  2. 메모리 셀로서,
    강유전성 메모리 트랜지스터; 및
    공통 반도체 채널, 공통 소스 영역 및 공통 드레인 영역을 상기 강유전성 메모리 트랜지스터와 공유하는 선택 게이트 트랜지스터
    를 포함하고,
    상기 선택 게이트 트랜지스터는 상기 공통 소스 영역과 상기 공통 반도체 채널 사이의 액세스를 제어하고,
    상기 공통 반도체 채널은 상기 공통 소스 영역 상에 위치되는 제1 반도체 채널 부분 및 상기 제1 반도체 채널 부분 위에 놓이는 제2 반도체 채널 부분의 수직 스택을 포함하는 수직 반도체 채널을 포함하고,
    상기 강유전성 메모리 트랜지스터는 제어 게이트 전극 및 상기 수직 반도체 채널과 상기 제어 게이트 전극 사이에 위치되는 강유전성 재료 층을 포함하는 제어 게이트 유전체를 포함하고,
    상기 선택 게이트 트랜지스터는 선택 게이트 전극 및 상기 선택 게이트 전극과 상기 수직 반도체 채널 사이에 위치되는 선택 게이트 유전체를 포함하는, 메모리 셀.
  3. 제2항에 있어서,
    상기 제어 게이트 유전체는 비-강유전성 재료로 제조된 게이트 유전체 층을 더 포함하고;
    상기 선택 게이트 유전체는 비-강유전성 재료로 제조되고, 강유전성 재료를 배제하고;
    상기 선택 게이트 전극은 상기 공통 소스 영역과 상기 공통 드레인 영역 사이의 방향으로 상기 제어 게이트 전극보다 더 긴 게이트 길이를 갖고;
    상기 선택 게이트 전극은 상기 제1 반도체 채널 부분에 인접하게 위치되는 한편, 상기 제어 게이트 전극은 상기 제1 반도체 채널 부분에 인접하게 위치되지 않고;
    상기 선택 게이트 전극은 상기 제1 반도체 채널 부분을 활성화 및 비활성화시킴으로써 상기 공통 소스 영역과 상기 수직 반도체 채널 사이의 액세스를 제어하는, 메모리 셀.
  4. 제2항에 있어서,
    상기 선택 게이트 유전체는 상기 수직 반도체 채널의 제1 면 상에 위치되고 상기 공통 소스 영역의 상부 표면과 접촉하고;
    상기 제어 게이트 유전체는 상기 수직 반도체 채널의 제2 면 상에 위치되고, 스페이서 재료 부분에 의해 상기 공통 소스 영역의 상기 상부 표면으로부터 이격되고;
    상기 공통 드레인 영역은 상기 수직 반도체 채널의 상부 단부 상에 위치되고;
    상기 공통 소스 영역은 제1 단결정 반도체 재료 부분을 포함하고;
    상기 제1 반도체 채널 부분은 상기 제1 단결정 반도체 재료 부분과 에피택셜 정렬되어 있는 제2 단결정 반도체 재료 부분을 포함하고;
    상기 제2 반도체 채널 부분은 상기 제2 단결정 반도체 재료 부분과 에피택셜 정렬되어 있는 제3 단결정 반도체 재료 부분을 포함하는, 메모리 셀.
  5. 제4항에 있어서,
    상기 제1 반도체 채널 부분은 제1 원자 농도에서 제1 전도성 유형의 전기 도펀트들을 포함하고;
    상기 제2 반도체 채널 부분은 상기 제1 원자 농도보다 작은 제2 원자 농도에서 상기 제1 전도성 유형의 전기 도펀트들을 포함하는, 메모리 셀.
  6. 제5항에 있어서, 상기 스페이서 재료 부분은 상기 제1 단결정 반도체 재료 부분 및 상기 제2 단결정 반도체 재료 부분과 에피택셜 정렬되어 있고 상기 제2 원자 농도보다 더 큰 제3 원자 농도에서 상기 제1 전도성 유형의 도펀트들을 포함하는 추가의 단결정 반도체 재료 부분을 포함하는, 메모리 셀.
  7. 제5항에 있어서, 상기 스페이서 재료 부분은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하는, 메모리 셀.
  8. 제5항에 있어서,
    상기 소스 영역은 상기 제1 원자 농도보다 더 큰 원자 농도에서 상기 제1 전도성 유형과 반대인 제2 전도성 유형의 전기 도펀트들을 포함하고;
    상기 드레인 영역은 상기 제1 원자 농도보다 더 큰 원자 농도에서 상기 제2 전도성 유형의 전기 도펀트들을 포함하는, 메모리 셀.
  9. 제2항에 있어서,
    상기 제어 게이트 유전체는 비-강유전성 재료를 포함하는 U-형상의 게이트 유전체 층을 포함하고;
    상기 U-형상의 게이트 유전체 층의 수직 부분의 근위 측벽이 상기 수직 반도체 채널과 접촉하고;
    상기 강유전성 재료 층은 상기 U-형상의 게이트 유전체 층의 상기 수직 부분의 원위 측벽과 접촉하는, 메모리 셀.
  10. 제2항에 있어서,
    상기 선택 게이트 전극은 선택 게이트 전극 라인의 일부분을 포함하고; 상기 제어 게이트 전극은 워드 라인의 일부분을 포함하는, 메모리 셀.
  11. 제10항에 있어서, 상기 공통 드레인 영역에 전기적으로 연결된 비트 라인을 더 포함하는, 메모리 셀.
  12. 제11항의 상기 메모리 셀을 판독하는 방법으로서, 상기 워드 라인 및 상기 공통 소스 영역에 0 볼트를 인가하는 동안 상기 비트 라인 및 상기 선택 게이트 전극 라인에 판독 전압을 인가하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 판독 전압이 상기 비트 라인에 인가되고 상기 선택 게이트 전극 라인에 인가되어 상기 강유전성 재료 층의 분극 상태를 판독하는 동안 상기 공통 소스 영역과 상기 수직 반도체 채널 사이에서 전류가 흐르는, 방법.
  14. 적어도 하나의 강유전성 메모리 요소를 형성하는 방법으로서,
    기판 내에 소스 영역을 형성하는 단계;
    제1 높이를 갖는 핀 부분 및 상기 소스 영역의 상부 표면의 제1 영역 위에 제2 높이를 갖는 베이스 부분을 포함하는 단차형 반도체 재료 구조체를 형성하는 단계;
    제1 반도체 채널 부분 및 상기 단차형 반도체 재료 구조체의 상기 핀 부분 내의 상기 제1 반도체 채널 부분 위에 놓이는 제2 반도체 채널 부분의 수직 스택을 포함하는 수직 반도체 채널을 형성하는 단계;
    상기 수직 반도체 채널의 일 측면 상에 그리고 상기 소스 영역의 상기 상부 표면의 제2 영역 상에 선택 게이트 유전체를 형성하는 단계;
    상기 단차형 반도체 재료 구조체의 상기 베이스 부분의 상부 표면 상의 상기 수직 반도체 채널의 다른 면 상에 강유전성 재료 층을 포함하는 제어 게이트 유전체를 형성하는 단계; 및
    상기 수직 반도체 채널의 상부 단부 상에 드레인 영역을 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 단차형 반도체 재료 구조체는 수직 측벽들을 갖는 라인 트렌치들로 반도체 재료 부분들을 패턴화함으로써 형성되고,
    상기 라인 트렌치들은 상기 제1 높이와 동일한 제1 깊이를 갖는 제1 라인 트렌치들 및 상기 제1 높이보다 작은 제2 깊이를 갖는 적어도 하나의 제2 라인 트렌치를 포함하고,
    상기 제1 라인 트렌치들 내에 선택 게이트 유전체 재료 층을 컨포멀하게 퇴적하는 단계;
    상기 선택 게이트 유전체 재료 층 위에 선택 게이트 전극 재료를 퇴적하는 단계; 및
    상기 선택 게이트 전극 재료 및 상기 선택 게이트 유전체 재료 층을 패턴화하는 단계
    를 더 포함하고,
    상기 제1 라인 트렌치들 중 하나 내의 상기 선택 게이트 유전체 재료 층의 나머지 부분은 상기 선택 게이트 유전체를 구성하고, 상기 선택 게이트 유전체 위에 놓이는 상기 선택 게이트 전극 재료의 나머지 부분은 선택 게이트 전극을 구성하는, 방법.
  16. 제15항에 있어서,
    강유전성 재료를 퇴적하고 이방성으로 에칭하는 단계 - 강유전성 재료 층들의 쌍이 적어도 하나의 제2 라인 각각 내에 형성됨 -; 및
    상기 강유전성 재료 층들 상에 제어 게이트 전극 재료를 퇴적하는 단계; 상기 제어 게이트 전극 재료를 패턴화하는 단계를 더 포함하며, 상기 제어 게이트 전극 재료의 나머지 부분은 제어 게이트 전극을 구성하는, 방법.
  17. 제14항에 있어서,
    상기 단차형 반도체 재료 구조체는 수직 측벽들을 갖는 라인 트렌치들로 반도체 재료 부분들을 패턴화함으로써 형성되고;
    상기 라인 트렌치들은 상기 제1 높이와 동일한 제1 깊이를 갖는 제1 라인 트렌치들 및 상기 제1 높이보다 작은 제2 깊이를 갖는 적어도 하나의 제2 라인 트렌치를 포함하고;
    상기 단차형 반도체 재료 구조체는 상기 제1 높이를 갖는 외부 측벽들의 쌍 및 상기 제1 높이보다 작고 상기 외부 측벽들의 쌍 사이에 위치되는 내부 측벽들의 쌍을 포함하고, 상기 적어도 하나의 제2 라인 트렌치 중 하나는 상기 내부 측벽들의 쌍 사이에 형성되는, 방법.
  18. 제17항에 있어서,
    상기 기판은 단결정 반도체 재료를 포함하고;
    상기 제1 반도체 채널 부분은 제1 전도성 유형의 도핑을 갖고; 상기 소스 영역은 제1 전도성 유형의 반대인 제2 전도성 유형의 도펀트들을 상기 기판의 일부분 내로 도입함으로써 형성되는, 방법.
  19. 제17항에 있어서,
    상기 적어도 하나의 강유전성 메모리 요소는 강유전성 메모리 요소들의 2차원 어레이를 포함하고;
    상기 방법은 수평 방향을 따라 측방향으로 연장되고 다른 수평 방향을 따라 측방향으로 이격되는 유전체 격리 레일들을 형성하는 단계를 포함하고;
    상기 제1 라인 트렌치들은 상기 유전체 격리 레일들 각각을 개별 유전체 격리 구조체들의 2차원 어레이로 분할하고;
    상기 제2 라인 트렌치들은 상기 개별 유전체 격리 구조체들 각각 내에 홈을 형성하는, 방법.
  20. 제14항에 있어서, 도펀트들을 상기 베이스 부분 내로 주입하는 단계를 더 포함하며, 상기 도펀트들은 제1 전도성 유형의 전기 도펀트들, 산소 원자, 및 질소 원자로부터 선택되는, 방법.
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