CN113196480A - 具有选择栅极晶体管的铁电存储器器件及其形成方法 - Google Patents

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Abstract

本发明涉及一种存储器单元，该存储器单元包括铁电存储器晶体管，以及与铁电存储器晶体管共享公共半导体沟道、公共源极区和公共漏极区的选择栅极晶体管。选择栅极晶体管控制公共源极区和公共半导体沟道之间的访问。

Description

具有选择栅极晶体管的铁电存储器器件及其形成方法
相关申请
本申请要求提交于2019年6月28日的美国非临时专利申请序列号16/456,736的优先权权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体存储器器件领域，并且具体地涉及铁电存储器器件及其形成方法。
背景技术
铁电材料是指在没有施加电场的情况下显示出自发极化电荷的材料。铁电材料内电荷的净极化P在最小能量状态下为非零。因此，发生材料的自发铁电极化，并且铁电材料在两个相对表面上积聚相反极性类型的表面电荷。铁电材料的极化P随施加电压V的变化而显示出滞后。铁电材料的剩余极化和矫顽场的乘积是用于表征铁电材料的有效性的度量。
铁电存储器器件是包含用于存储信息的铁电材料的存储器器件。铁电材料充当存储器器件的存储器材料。根据施加到铁电材料的电场的极性，铁电材料的偶极矩以两个不同的取向(例如，基于晶格中的原子位置(诸如氧和/或金属原子位置)的“上”或“下”偏振位置)编程，以将信息存储在铁电材料中。铁电材料的偶极矩的不同取向可通过由铁电材料的偶极矩产生的电场来检测。例如，偶极矩的取向可通过测量流过邻近场效应晶体管铁电存储器器件中邻近铁电材料设置的半导体沟道的电流来检测。
发明内容
根据本公开的实施方案，存储器单元包括铁电存储器晶体管，以及与铁电存储器晶体管共享公共半导体沟道、公共源极区和公共漏极区的选择栅极晶体管。选择栅极晶体管控制公共源极区和公共半导体沟道之间的访问。
根据本公开的另一个实施方案，一种形成至少一个铁电存储器元件的方法包括：在衬底中形成源极区；在源极区的顶表面的第一区上方形成阶梯式半导体材料结构，该阶梯式半导体材料结构包括具有第一高度的鳍部分和具有第二高度的基体部分；形成竖直半导体沟道，该竖直半导体沟道包括第一半导体沟道部分和第二半导体沟道部分的竖直堆叠，该第二半导体沟道部分在阶梯式半导体材料结构的鳍部分中覆盖在第一半导体沟道部分上面；在竖直半导体沟道的一侧上以及在源极区的顶表面的第二区上形成选择栅极电介质；在阶梯式半导体材料结构的基体部分的顶表面上的竖直半导体沟道的另一侧上形成包括铁电材料层的控制栅极电介质；以及在竖直半导体沟道的顶端上形成漏极区。
附图说明
图1是根据本公开的实施方案在形成源极区、第一半导体沟道材料层、第二半导体沟道材料层和漏极材料层之后的第一示例性结构的竖直剖面图。
图2A是根据本公开的实施方案的在形成介电隔离轨道之后的第一示例性结构的竖直剖面图。
图2B是图2A的处理步骤处的第一示例性结构的第二竖直剖面图。
图2C是图2A和图2B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A’对应于图2A的竖直剖面图的平面。平面B-B’对应于图2B的竖直剖面图的平面。
图2D是图2A和图2B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A’对应于图2A的竖直剖面图的平面。平面B-B’对应于图2B的竖直剖面图的平面。
图3A是根据本公开的实施方案的在形成第一线沟槽并将介电隔离轨道图案化为分立介电隔离结构之后的第一示例性结构的第一竖直剖面图。
图3B是图3A的处理步骤处的第一示例性结构的第二竖直剖面图。
图3C是图3A和图3B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A'对应于图3A的竖直剖面图的平面。平面B-B'对应于图3B的竖直剖面图的平面。
图3D是图3A和图3B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A'对应于图3A的竖直剖面图的平面。平面B-B'对应于图3B的竖直剖面图的平面。
图4A是根据本公开的实施方案的在形成选择栅极电介质和选择栅极电极之后的第一示例性结构的第一竖直剖面图。
图4B是图4A的处理步骤处的第一示例性结构的第二竖直剖面图。
图4C是图4A和图4B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A’对应于图4A的竖直剖面图的平面。平面B-B’对应于图4B的竖直剖面图。
图4D是图4A和图4B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A’对应于图4A的竖直剖面图的平面。平面B-B’对应于图4B的竖直剖面图。
图5A是根据本公开的实施方案的在形成选择栅极盖介电轨道之后的第一示例性结构的竖直剖面图。
图5B是图5A的处理步骤处的第一示例性结构的第二竖直剖面图。
图5C是图5A和图5B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A'对应于图5A的竖直剖面图的平面。平面B-B'对应于图5B的竖直剖面图的平面。
图5D是图5A和图5B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A'对应于图5A的竖直剖面图的平面。平面B-B'对应于图5B的竖直剖面图的平面。
图6A是根据本公开的实施方案的在形成第二线沟槽之后的第一示例性结构的第一竖直剖面图，该第二线沟槽将半导体柱图案化为U形阶梯式半导体材料结构并且将介电隔离结构图案化。
图6B是图6A的处理步骤处的第一示例性结构的第二竖直剖面图。
图6C是图6A和图6B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A'对应于图6A的竖直剖面图的平面。平面B-B'对应于图6B的竖直剖面图的平面。
图6D是图6A和图6B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A’对应于图6A的竖直剖面图。平面B-B’对应于图6B的竖直剖面图。
图7A是根据本公开的实施方案的在通过注入第一导电类型掺杂剂、氧原子或氮原子将U形阶梯式半导体材料结构的水平部分转换成间隔物材料部分之后的第一示例性结构的第一竖直剖面图。
图7B是图7A的处理步骤处的第一示例性结构的第二竖直剖面图。
图7C是图7A和图7B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A'对应于图7A的竖直剖面图的平面。平面B-B'对应于图7B的竖直剖面图的平面。
图7D是图7A和图7B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A’对应于图7A的竖直剖面图。平面B-B’对应于图7B的竖直剖面图。
图8A是根据本公开的实施方案的在形成控制栅极电介质之后的第一示例性结构的示意性竖直剖面图。
图8B是图8A的处理步骤处的第一示例性结构的第二竖直剖面图。
图8C是图8A和图8B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A'对应于图8A的竖直剖面图的平面。平面B-B'对应于图8B的竖直剖面图的平面。
图8D是图8A和图8B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A’对应于图8A的竖直剖面图。平面B-B’对应于图8B的竖直剖面图。
图9A是根据本公开的实施方案的在形成控制栅极电极之后的第一示例性结构的示意性竖直剖面图。
图9B是图9A的处理步骤处的第一示例性结构的第二竖直剖面图。
图9C是图9A和图9B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A’对应于图9A的竖直剖面图的平面。平面B-B’对应于图9B的竖直剖面图。
图9D是图9A和图9B的处理步骤处的第一示例性结构的第二构型的俯视图。平面A-A’对应于图9A的竖直剖面图的平面。平面B-B’对应于图9B的竖直剖面图。
图10A是根据本公开的实施方案的在形成第一接触通孔结构和第一位线之后的第一示例性结构的第一竖直剖面图。
图10B是图10A的处理步骤处的第一示例性结构的第二竖直剖面图。
图10C是图10A和图10B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A’对应于图10A的竖直剖面图。平面B-B’对应于图10B的竖直剖面图。
图10D是图10A和图10B的处理步骤处的第一示例性结构的第二构型的俯视图。
图11A是根据本公开的第一实施方案的在形成第二接触通孔结构和第二位线之后的第一示例性结构的第一竖直剖面图。
图11B是图11A的处理步骤处的第一示例性结构的第二竖直剖面图。
图11C是图11A和图11B的处理步骤处的第一示例性结构的第一构型的俯视图。平面A-A'对应于图11A的竖直剖面图的平面。平面B-B'对应于图11B的竖直剖面图的平面。
图11D是图11A和图11B的处理步骤处的第一示例性结构的第二构型的俯视图。
图12A是根据本公开的第二实施方案的在形成第二接触通孔结构和第二位线之后的第二示例性结构的第一竖直剖面图。
图12B是图12A的处理步骤处的第二示例性结构的第二竖直剖面图。
图12C是图12A和图12B的处理步骤处的第二示例性结构的第一构型的俯视图。平面A-A’对应于图12A的竖直剖面图。平面B-B’对应于图12B的竖直剖面图。
图12D是图12A和图12B的处理步骤处的第二示例性结构的第二构型的俯视图。
图13A和图13B是本公开的第二实施方案和第一实施方案的相应第二示例性结构和第一示例性结构的电路图。
图14A和图14B是示出可用于操作图13A的电路的示例性电压的表。
具体实施方式
如上所述，本公开涉及在每个存储器单元中包含铁电存储器晶体管和选择栅极晶体管的铁电存储器器件及其形成方法，其各个方面在本文中详细描述。选择栅极晶体管包含比铁电存储器晶体管的控制栅极电极长的选择栅极电极。晶体管共享公共沟道，并且较长的选择栅极电极控制沟道的与公共源极区相邻的部分，以减少在器件的操作期间对铁电存储器晶体管的干扰。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文使用，位于第二元件“上”的第一元件可位于第二元件的表面的外侧上或第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文使用，“半导体材料”是指导电性在1.0×10-5S/m至1.0×105S/m的范围内的材料。如本文使用，“半导体材料”是指在不存在其中的电掺杂物的情况下导电性在1.0×10-5S/m至1.0S/m的范围内的材料，并且能够在使用电掺杂物进行合适的掺杂之后产生导电性在1.0S/m至1.0×105S/m的范围内的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文使用，“导电材料”是指导电性大于1.0×105S/m的材料。如本文使用，“绝缘体材料”或“介电材料”是指导电性小于1.0×10-5S/m的材料。如本文使用，“重度掺杂半导体材料”是指在充分高的原子浓度下使用电掺杂物掺杂以变为导电材料的半导体材料，该导电材料或者形成为晶体材料，或者通过退火过程(例如，从初始的无定形状态)转化为晶体材料，即，具有大于1.0×105S/m的导电性。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
参考图1，示出了根据本公开的实施方案的第一示例性结构。第一示例性结构包括衬底8，该衬底可为半导体衬底，该半导体衬底至少在其上部部分包括半导体材料。衬底8的半导体材料可包括单晶半导体材料或多晶半导体材料。在一个实施方案中，衬底8可包括可商购获得的单晶半导体衬底，诸如硅晶片。
衬底9的半导体材料在本文中称为衬底半导体层9，该衬底半导体层可包括半导体(例如，硅)晶片、晶片中的掺杂阱或另一衬底材料上方的硅层(例如，绝缘体上硅型结构)。衬底半导体层9可具有第一导电类型的掺杂，并且可包括在1.0×1013/cm3至3.0×1017/cm3范围内的原子浓度的第一导电类型的掺杂剂。可将第二导电类型的掺杂剂提供(例如，扩散或注入)到衬底半导体层9的上部部分中，或者掺杂半导体层可在衬底半导体层9上外延生长。衬底半导体层9的掺杂上部部分被转换为源极区6。源极区6可具有第二导电类型的净掺杂，使得第二导电类型的掺杂剂的原子浓度在1×1018/cm3至2×1021/cm3的范围内。源极区6用作随后形成的垂直场效应晶体管的公共源极区(例如，源极线或板)。源极区6的厚度可在30nm至300nm的范围内，但是也可采用更小和更大的厚度。
另选地，金属或金属合金源极线或板可在源极区6下方形成。
在一个实施方案中，衬底半导体层9包括单晶半导体材料，并且源极区6可以通过将与第一导电类型相反的第二导电类型的掺杂剂引入衬底半导体层9的一部分中来形成。在这种情况下，源极区6包括第一单晶半导体材料部分。源极区6可位于衬底8中，并且可包括在存储器阵列区中连续延伸的单晶掺杂半导体层，在存储器阵列区中随后形成铁电存储器元件的二维阵列。
包括处于第一掺杂剂浓度的第一导电类型的掺杂剂的第一外延半导体材料(例如，单晶硅)可在源极区6的顶表面上生长以形成第一半导体沟道材料层33L。第一掺杂剂浓度可以在1×1016/cm3至1×1018/cm3的范围内，尽管也可以采用更小和更大的掺杂剂浓度。第一半导体沟道材料层33L的厚度可在10nm至100nm的范围内，但是也可采用更小和更大的厚度。
包括处于第二掺杂剂浓度的第一导电类型的掺杂剂的第二外延半导体材料(例如，单晶硅)可以在第一半导体沟道材料层33L的顶表面上生长以形成第二半导体沟道材料层34L。第二掺杂剂浓度可以小于第一掺杂剂浓度，并且可以在从1.0×1013/cm3至1.0×1017/cm3的范围内，诸如从1.0×1014/cm3至1.0×1016/cm3，但是也可以使用更小和更大的掺杂剂浓度。
可以将第二导电类型的掺杂剂提供(例如，扩散或注入)到第二半导体沟道材料层34L的上区中，以提供具有第二导电类型的掺杂的掺杂半导体材料层。掺杂的半导体材料层在这里被称为漏极材料层36L。另选地，掺杂的漏极材料层36L可以通过在第二半导体沟道材料层34L上外延生长来形成。漏极材料层36L中具有第二导电性的掺杂剂的原子浓度可在1×1018/cm3至2×1021/cm3的范围内。第二半导体沟道材料层34L的厚度可以在30nm至600nm的范围内，诸如60nm至300nm，但是也可以采用更小和更大的厚度。漏极材料层36L的厚度可以在30nm至300nm的范围内，但是也可以采用更小和更大的厚度。
参考2A至图2D，介电隔离轨道22R可以穿过漏极材料层36L、第二半导体沟道材料层34L和第一半导体沟道材料层33L的层堆叠形成。图2A、图2B和图2C示出了第一示例性结构的第一构型，并且图2A、图2B和图2D示出了第一示例性结构的第二构型。
例如，光致抗蚀剂层(未示出)可以被施加在漏极材料层36L上方，并且可以光刻方式图案化以形成沿着水平方向横向延伸的线和空间图案。在一个实施方案中，光致抗蚀剂层的每个图案化部分可具有相同的宽度，该宽度在本文中被称为线宽，并且光致抗蚀剂层的每个相邻对的图案化部分可以相同的间距横向间隔开。换句话讲，光致抗蚀剂层的图案化部分可构成周期性的一维阵列。
在图2C所示的第一构型中，光致抗蚀剂层的图案化部分沿着其横向延伸的水平方向平行于随后将沿其形成位线的水平方向，并且垂直于随后将沿其形成字线的水平方向。在图2D所示的第二构型中，光致抗蚀剂层的图案化部分沿着其横向延伸的水平方向不垂直于随后将沿其形成位线和字线的水平方向。位线沿着其延伸的方向在这里被称为第一水平方向(例如，位线方向)hd1，并且垂直于第一水平方向hd1的水平方向在这里被称为第二水平方向(例如，字线方向)hd2。因此，在第一示例性结构的第一构型中，光致抗蚀剂层中的线性开口沿着第二水平方向hd2横向延伸，并且在第一示例性结构的第二构型中，光致抗蚀剂层中的线性开口相对于第一水平方向hd2以0度至90度范围内的角度(诸如从30度至60度)横向延伸。
通过执行采用图案化光致抗蚀剂层作为蚀刻掩模的各向异性蚀刻工艺，可以穿过漏极材料层36L、第二半导体沟道材料层34L和第一半导体沟道材料层33L的层堆叠形成初始线沟槽。每个漏极材料层36L被分成漏极材料轨道36R，每个第二半导体沟道材料层34L被分成第二半导体沟道材料轨道34R，并且每个第一半导体沟道材料层33L被分成第一半导体沟道材料轨道33R。第一半导体沟道材料轨道33R、第二半导体沟道材料轨道34R和漏极材料轨道36R的每个竖直堆叠形成在相应的一对线沟槽之间。源极区6的顶表面可以暴露在初始线沟槽中，在这种情况下，源极区6用作蚀刻停止区。
扩散阻挡介电衬垫(诸如氮化硅)可任选地沉积在线沟槽中。可将介电填充材料诸如未掺杂的硅酸盐玻璃(例如，氧化硅)、掺杂的硅酸盐玻璃或有机硅酸盐玻璃沉积在线沟槽的剩余体积中。介电填充材料和任选的介电扩散阻挡材料的多余部分可以通过平坦化工艺从包括漏极材料轨道36R的顶表面的水平面上方移除，该平坦化工艺可以采用化学机械抛光工艺和/或凹槽蚀刻工艺。介电填充材料和任选的介电扩散阻挡材料的每个剩余部分构成介电隔离轨道22R。
参考图3A至图3D，沿着第二水平方向hd2横向延伸的第一线沟槽41穿过第一半导体沟道材料轨道33R、第二半导体沟道材料轨道34R和漏极材料轨道36R的竖直堆叠并穿过介电隔离轨道22R形成。图3C示出了第一示例性结构的第一构型，并且图3D示出了第一示例性结构的第二构型。
例如，光致抗蚀剂层可以施加在第一半导体沟道材料轨道33R、第二半导体沟道材料轨道34R和漏极材料轨道36R的竖直堆叠上方以及介电隔离轨道22R的上方，并且可以光刻方式图案为线和空间图案。线和空间图案可为周期性图案，其中对于光致抗蚀剂层的每个图案化部分具有相同的线宽，并且对于每对横向相邻的图案化光致抗蚀剂部分具有相同的间距。在一个实施方案中，横向相邻的一对图案化光致抗蚀剂条带之间的间距可为光刻临界尺寸，即可采用单次光刻曝光工艺和单次光刻显影工艺来印刷的最小尺寸。每个图案化光致抗蚀剂条带的宽度可在从两倍光刻临界尺寸到六倍光刻临界尺寸的范围内。在一个实施方案中，每个图案化光致抗蚀剂条带的宽度可以是光刻临界尺寸的约四倍。
执行各向异性蚀刻工艺以蚀刻穿过漏极材料轨道36R、第二半导体材料轨道34R、第一半导体沟道材料轨道33R和介电隔离轨道22R。各向异性蚀刻工艺可以在源极区6的顶表面上停止。各向异性蚀刻工艺可以具有蚀刻漏极材料轨道36R、第二半导体材料轨道34R、第一半导体沟道材料轨道33R和介电隔离轨道22R的材料的化学物质，或者可以包括多个蚀刻步骤，使得漏极材料轨道36R、第二半导体材料轨道34R和第一半导体沟道材料轨道33R的半导体材料在各向异性蚀刻工艺的一个蚀刻步骤中被蚀刻，并且介电隔离轨道22R在各向异性蚀刻工艺的另一个蚀刻步骤中被蚀刻。在各向异性蚀刻工艺期间，图案化光致抗蚀剂层保护漏极材料轨道36R、第二半导体材料轨道34R、第一半导体沟道材料轨道33R和介电隔离轨道22R的下面部分。第一线沟槽41形成在未被图案化光致抗蚀剂条带覆盖的区域内。第一线沟槽41的深度在本文中被称为第一深度。
漏极材料轨道36R中的每个漏极材料轨道被分成漏极材料部分36'。
第二半导体材料轨道34R被分成第二半导体沟道材料部分34'。第一半导体沟道材料轨道33R被分成第一半导体沟道材料部分33'。介电隔离轨道22R被分成分立介电隔离结构22'。第一线沟槽41将介电隔离轨道22R中的每个介电隔离轨道分成分立介电隔离结构(例如，介电柱)22'的二维阵列。第一半导体沟道材料部分33'、第二半导体沟道材料部分34'和漏极材料部分36'的每个竖直堆叠构成半导体柱(33'、34'、36')。每个半导体柱(33'、34'、36')可具有矩形水平横截面形状，该矩形水平横截面形状不随沿竖直方向的平移而变化。半导体柱(33'、34'、36')的二维阵列可沿着第二水平方向hd2与分立介电隔离结构22'的二维阵列交错(即交替)。随后可例如通过灰化移除图案化光致抗蚀剂条带。
参考图4A至图4D，第一栅极电介质和第一栅极电极线形成在每个第一线沟槽41内。每个第一栅极电介质在本文中被称为选择栅极电介质40，并且每个第一栅极电极线在本文中被称为选择栅极电极线46。选择栅极电极线46还可被称为传输栅极电极线、访问栅极电极线、背栅极电极线或读取线(因为该线在读取操作期间被激活，如将参考图14A和图14B所讨论的)。图4C示出了第一示例性结构的第一构型，并且图4D示出了第一示例性结构的第二构型。
在一个实施方案中，可以通过保形沉积工艺将选择栅极介电材料层沉积在第一线沟槽41中。选择栅极介电材料层可以包括栅极介电材料，诸如氧化硅和/或介电金属氧化物。选择栅极介电材料层可以通过下面的半导体(例如，硅)材料的化学气相沉积工艺和/或介电转换工艺(诸如热氧化工艺和/或热氮化工艺)形成。选择栅极介电材料层的厚度可以在1nm至12nm诸如2nm至6nm的范围内，但也可以采用更小和更大的厚度。
选择栅极电极材料可以沉积在选择栅极介电材料层上方。选择栅极电极材料可包括重掺杂半导体材料、元素金属、金属间合金、金属硅化物和/或包括至少一种金属和至少一种非金属元素(例如，金属氮化物诸如TiN)的导电金属化合物。可以通过平坦化工艺来去除选择栅极电极材料和选择栅极介电材料层的覆盖在漏极材料部分36'和分立介电隔离结构22'的顶表面上面的部分。平坦化工艺可采用凹陷蚀刻工艺和/或化学机械抛光工艺。此外，选择栅极电极材料的剩余部分的顶表面可通过选择性蚀刻竖直地凹陷到包括漏极材料部分36'和分立介电隔离结构22'的顶表面的水平平面下方。
选择栅极介电材料层的每个剩余部分构成选择栅极电介质40。每个选择栅极电介质40延伸高达或高于包括第二半导体沟道材料部分34'和漏极材料部分36'之间的界面的水平平面。选择栅极电极材料的每个剩余部分构成选择栅极电极线46。每个选择栅极电极线46可以具有位于包括第二半导体沟道材料部分34'和漏极材料部分36'之间的界面的水平平面处或上方的顶表面。
一般来讲，选择栅极电介质40可以形成在第一半导体沟道材料部分33'的侧壁上、覆盖在第一半导体沟道材料部分33'上面的第二半导体沟道材料部分34'的侧壁上以及源极区6的顶表面的一部分上。
每个选择栅极电介质40可以具有第一U形竖直横截面轮廓，并且可以包括接触源极区6的顶表面的一部分的水平选择栅极电介质部分、邻接水平选择栅极电介质部分的第一边缘的第一竖直选择栅极电介质部分、以及邻接水平选择栅极电介质部分的第二边缘的第二竖直选择栅极电介质部分。
参考图5A至图5D，可沉积介电材料并使其平坦化以填充覆盖在选择栅极电极线46上面的腔体。介电材料的覆盖在选择栅极电极线46上面的剩余部分构成选择栅极盖介电轨道60。选择栅极盖介电轨道60包括介电材料诸如未掺杂的硅酸盐玻璃，并且沿着水平方向横向延伸，该水平方向可以是第二水平方向hd2也可以不是第二水平方向。图5C示出了第一示例性结构的第一构型，并且图5D示出了第一示例性结构的第二构型。
参考图6A至图6D，光致抗蚀剂层57可被施加在漏极材料部分36'和选择栅极盖介电轨道60上方，并且可以光刻方式图案化以形成覆盖在选择栅极盖介电轨道60中的相应一个选择栅极盖介电轨道上的线形条带。图6C示出了第一示例性结构的第一构型，并且图6D示出了第一示例性结构的第二构型。
在一个实施方案中，光致抗蚀剂层57中的每个开口可具有均匀的宽度，并且可沿着第二水平方向hd2横向延伸。因此，光致抗蚀剂层57中的每个开口可以具有平行于第一线沟槽41的侧壁的一对直边缘，该第一线沟槽包括选择栅极电介质40、选择栅极电极线46和选择栅极盖介电轨道60的相应组合。在一个实施方案中，光致抗蚀剂层57中的每个开口的直边缘可与由图案化光致抗蚀剂层57的相邻对的光致抗蚀剂条带覆盖的一对第一线沟槽的近侧侧壁大致等距。在一个实施方案中，光致抗蚀剂层57中的每个开口的宽度可具有光刻临界尺寸。
可采用图案化光致抗蚀剂层57作为蚀刻掩模来执行各向异性蚀刻工艺。可以蚀刻漏极材料部分36'、第二半导体沟道材料部分34'和分立介电隔离结构22'的未掩蔽部分以形成第二线沟槽51。每个第二线沟槽51可整体具有均匀的宽度。在各向异性蚀刻工艺之后，第一半导体沟道材料部分33'的顶表面可以在每个第二线沟槽51的底部处物理地暴露。第一半导体沟道材料部分33'可以在各向异性蚀刻工艺期间用作蚀刻停止结构。在一个实施方案中，各向异性蚀刻工艺可以蚀刻漏极材料部分36'、第二半导体沟道材料部分34'和分立介电隔离结构22'的材料。在另一个实施方案中，各向异性蚀刻工艺可以包括多个蚀刻步骤，这些蚀刻步骤包括蚀刻漏极材料部分36'和第二半导体沟道材料部分34'的材料的各向异性蚀刻步骤，以及蚀刻分立介电隔离结构22'的材料的另一个各向异性蚀刻步骤。
第二线沟槽51将半导体柱(33'、34'、36')图案化为具有相应U形竖直横截面轮廓的阶梯式半导体材料结构(33'、34、36)，并且将分立介电隔离结构22'图案化为U形介电隔离结构22。另选地，分立介电隔离结构22'可一直蚀刻穿过源极区6以形成两个独立的柱形介电隔离结构22。每个第二半导体沟道材料部分34'被分成两个半导体沟道材料部分，这两个半导体沟道材料部分在本文中被称为第二半导体沟道部分34。每个漏极材料部分36'被分成两个漏极区36。每个U形阶梯式半导体材料结构(33'、34、36)可以包括第一半导体沟道材料部分33'、一对第二半导体沟道部分34和一对漏极区36。每个阶梯式半导体材料结构(33'、34、36)可包括两个具有第一高度h1的鳍部分30F和一个具有第二高度hd2的基体部分30B，并位于源极区6的顶表面的第一区域上方。每个鳍部分30F可以包括漏极区36、第二半导体沟道部分34以及第一半导体沟道材料部分33'的位于第二半导体沟道部分34下方的区。每个基体部分30B可以包括第一半导体沟道材料部分33'的不位于任何第二半导体沟道部分34下方的区。
每个阶梯式半导体材料结构(33'、34、36)可包括具有第一高度hd1的一对外侧壁和位于该对外侧壁之间的具有小于第一高度hd1的高度的一对内侧壁。第二线沟槽51形成于该对内侧壁之间，并且由该对内侧壁横向地界定。第二线沟槽51在分立介电隔离结构22'中的每一者内形成凹槽，从而将分立介电隔离结构22'转换成U形或柱形介电隔离结构22。一般来讲，可以通过用具有基本上竖直的侧壁(例如，由于蚀刻变化而在竖直的0至10度内)的线沟槽(41、51)对半导体材料部分进行图案化来形成阶梯式半导体材料结构(33'、34、36)。线沟槽可包括具有与第一高度h1相同的第一深度的第一线沟槽41和具有小于第一高度h1的第二深度的第二线沟槽51。
参考图7A至图7D，阶梯式半导体材料结构(33'、34、36)的基体部分30B(即U形阶梯式半导体材料结构的水平部分30B)被转换为间隔物材料部分23，该间隔物材料部分降低了源极区6与第二半导体沟道部分34之间的导电性。间隔物材料部分23可以通过将第一导电类型掺杂剂、氧原子和/或氮原子注入到半导体基体部分30B中(即注入到第一半导体沟道材料部分33'的不位于任何第二半导体沟道部分34下方的区段中)来形成。图7C示出了第一示例性结构的第一构型，并且图7D示出了第一示例性结构的第二构型。
通过将第一导电类型的掺杂剂注入到基体部分30B中，或者通过注入将基体部分30B的半导体材料转换成绝缘材料(诸如氧化硅、氮化硅或氮氧化硅)的电惰性原子(诸如氧原子和/或氮原子)可以降低通过源极区6和第二半导体沟道部分34之间的阶梯式半导体材料结构(33'、34、36)的基体部分30B的电传导。光致抗蚀剂层57在离子注入期间用作掩模，并且可在注入之后通过灰化移除。
第一半导体沟道材料部分33'的每个未注入区构成第一半导体沟道部分33。第一半导体沟道部分33和第二半导体沟道部分34的每个竖直堆叠构成竖直半导体沟道(33、34)。每个竖直半导体沟道(33、34)(即第一半导体沟道部分33和覆盖在第一半导体沟道部分33上面的第二半导体沟道部分34的竖直堆叠)位于每个阶梯式半导体材料结构(23、33、34、36)的相应鳍部分30F中。
在一个实施方案中，源极区6包括第一单晶半导体材料部分，并且每个第一半导体沟道部分33包括与第一单晶半导体材料部分外延对准的第二单晶半导体材料部分。每个第二半导体沟道部分34可以包括与下面的第一半导体沟道部分33的第二单晶半导体材料部分外延对准的第三单晶半导体材料部分。每个第一半导体沟道部分33可以包括处于第一原子浓度的第一导电类型的电掺杂剂，并且每个第二半导体沟道部分34包括处于小于第一原子浓度的第二原子浓度的第一导电类型的电掺杂剂。
漏极区36设置在每个竖直半导体沟道(33、34)的顶端上。漏极区36可形成分立漏极区的二维阵列。漏极区36包括处于大于第二原子浓度(即第一半导体沟道部分34中的第二导电类型的掺杂剂的原子浓度)的原子浓度的第二导电类型的电掺杂剂。
一般来讲，可通过将掺杂剂注入到基体部分30B中来减少通过阶梯式半导体材料结构(23、33、34、36)的基体部分30B的泄漏电流。一般来讲，间隔物材料部分23中的第一导电类型的掺杂剂、氧原子或氮原子可具有在1.0×1016/cm3至1.0×1019/cm3范围内的原子浓度，但也可采用更小和更大的原子浓度。
在将第一导电类型的附加掺杂剂注入到间隔物材料部分23中的情况下，间隔物材料部分23可包括处于第三原子浓度的第一导电类型的掺杂剂，该第三原子浓度大于第一原子浓度。在这种情况下，每个阶梯式半导体材料结构(23、33、34、36)的间隔物材料部分23可以包括附加单晶半导体材料部分，该附加单晶半导体材料部分与源极区6的第一单晶半导体材料部分外延对准，并且与阶梯式半导体材料结构(23、33、34、36)的第一半导体沟道部分33的第二单晶半导体材料部分外延对准。另选地，间隔物材料部分23可包括半导体氧化物、氮化物或氮氧化物材料部分，该半导体氧化物、氮化物或氮氧化物材料部分包括处于大于第一原子浓度的原子浓度的氧原子和/或氮原子。
参考图8A至图8D，在第二线沟槽51的每个侧壁上形成第二栅极电介质。第二栅极电介质用于存储存储器位，并且在本文中被称为控制栅极电介质(52、50)。图8C示出了第一示例性结构的第一构型，并且图8D示出了第一示例性结构的第二构型。
在一个实施方案中，至少一个第二栅极介电材料层可以通过相应的保形沉积工艺形成。所述至少一个第二栅极介电材料层可包括非铁电栅极介电材料层和连续铁电材料层。非铁电栅极介电材料层(如果存在)可包括任何非铁电栅极介电材料，诸如氧化硅和/或介电金属氧化物。非铁电栅极介电材料层的厚度可以在3nm至60nm诸如6nm至30nm的范围内，但也可以采用更小和更大的厚度。
连续铁电材料层包括铁电材料。如本文所用，“铁电材料”是指在没有外部电场的情况下表现出自发电极化的晶体材料。连续铁电材料层中的铁电材料可以是绝缘铁电材料。在一个实施方案中，连续铁电材料层包括正交晶相氧化铪层，该正交晶相氧化铪层包括选自Al、Zr和/或Si的至少一种掺杂剂。也可使用其他合适的铁电材料，诸如钛酸酯铁电材料(例如，钛酸钡、钛酸铅、锆钛酸铅、锆钛酸镧铅(“PLZT”)等)。连续铁电材料层可具有在3nm至60nm的范围内的厚度，诸如6nm至30nm，但是也可以采用更小和更大的厚度。在一个实施方案中，连续铁电材料层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。
可以执行各向异性蚀刻工艺，诸如侧壁间隔物蚀刻工艺，以移除连续铁电材料层的水平部分。栅极介电层50和连续铁电材料层52的每个剩余部分构成控制栅极电介质(52、50)。一对铁电材料层52可以形成在每个第二线沟槽51内。每个控制栅极电介质(52、50)包括该对铁电材料层52和U形栅极介电层50，该对铁电材料层和U形栅极介电层是非铁电栅极介电材料层的剩余部分。
该控制栅极电介质(52、50)可以形成在一对竖直半导体沟道(33、34)的侧壁上以及相应阶梯式半导体材料结构(23、33、34、36)的基体部分30B的顶表面上。U形栅极介电层50的接触第二半导体沟道部分34的侧壁在本文中称为近侧侧壁，并且U形栅极介电层50的不接触第二半导体沟道部分34的侧壁在本文中称为远侧侧壁。每个铁电材料层52接触每个U形栅极介电层50的竖直部分的远侧侧壁。
在一个实施方案中，每个控制栅极电介质(52、50)可以具有第二U形竖直横截面轮廓，并且可以包括水平控制栅极电介质部分，该水平控制栅极电介质部分是U形栅极介电层50的水平部分。水平控制栅极电介质部分可接触间隔物材料部分23的顶表面的一部分。每个控制栅极电介质(52、50)的第一竖直控制栅极电介质部分可以接触第二半导体沟道部分34，并且可以邻接水平控制栅极电介质部分的第一边缘。每个控制栅极电介质(52、50)的第二竖直控制栅极电介质部分可邻接水平控制栅极电介质部分的第二边缘。
参考图9A至图9D，导电栅极电极线可以形成在控制栅极电介质(52、50)中的相应一个控制栅极电介质上的每个第二线沟槽51内。导电栅极电极线在本文中被称为字线56。在一个实施方案中，每个铁电存储器晶体管中的字线的一部分(如下文将参考图11A所述)包括铁电存储器晶体管的控制栅极电极。另选地，单独的控制栅极电极可形成用于铁电存储器晶体管并且电连接到相应的字线56。图9C示出了第一示例性结构的第一构型，并且图9D示出了第一示例性结构的第二构型。
控制栅极电极材料可沉积在控制栅极电介质(52、50)上。控制栅极电极材料可包括重掺杂半导体材料、元素金属、金属间合金、金属硅化物和/或包括至少一种金属和至少一种非金属元素(诸如金属氮化物，例如TiN)的导电金属化合物。可以通过平坦化工艺移除控制栅极电极材料的覆盖漏极区36和选择栅极盖介电轨道60的顶表面的部分。平坦化工艺可采用凹陷蚀刻工艺和/或化学机械抛光工艺。此外，控制栅极电极材料的剩余部分的顶表面可通过凹陷蚀刻竖直地凹陷到包括漏极区36和选择栅极盖介电轨道60的顶表面的水平平面下方。
控制栅极电极材料的每个剩余部分构成字线56。每个字线56可以具有位于包括竖直半导体沟道(33、34)和漏极区36之间的界面的水平平面处或上方的顶表面。每个字线56可以接触位于第二线沟槽51内的铁电存储器元件的二维阵列的控制栅极电介质(52、50)的相应子集。
参考图10A至图10D，第一接触层级介电层70可以沉积在漏极区36、选择栅极盖介电轨道60和介电隔离结构22上方。图10C示出了第一示例性结构的第一构型，并且图10D示出了第一示例性结构的第二构型。
在图10C和图10D中省略了第一接触层级介电层70，以示出下面的元件。
第一接触层级介电层70包括层间介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。第一接触层级介电层70可以包括单个介电材料层，或者可以包括顺序形成的多个介电材料层。第一接触层级介电层70可以被平坦化以提供平坦的顶表面。
第一接触通孔结构(例如，第一漏极电极)76可以形成在漏极区36的第一子集上，该第一子集在本文中称为第一漏极区36A。在一个实施方案中，每个阶梯式半导体材料结构(23、33、34、36)可包括由第一接触通孔结构76接触的第一漏极区36A和不由任何第一接触通孔结构76接触的第二漏极区36B。
沿着第一水平方向hd1横向延伸的第一位线78可以通过在第一接触层级介电层70的上部部分中形成线沟槽，并且通过用至少一种导电材料诸如金属材料填充线沟槽来形成。第一位线78可以电连接到铁电存储器元件的二维阵列的漏极区36的相应子集(这些子集中的每个漏极区为第一漏极区36A)。选择栅极电极线46和字线56的纵向方向可以彼此平行，并且可以相对于第一水平方向hd1成非零角度。该非零角度可为如图10C所示的90度，或者可在如图10D所示的15度和75度的范围内。
参考图11A至图11D，第二接触层级介电层80可以沉积在第一接触层级介电层70和第一位线78上方。图11C示出了第一示例性结构的第一构型，并且图11D示出了第一示例性结构的第二构型。在图11C和图11D中省略了第二接触层级介电层80，以示出下面的元件。
第二接触层级介电层80包括层间介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃或有机硅酸盐玻璃。第二接触层级介电层80可以包括单个介电材料层，或者可以包括顺序形成的多个介电材料层。第二接触层级介电层80可以被平坦化以提供平坦的顶表面。
第二接触通孔结构(例如，第二漏极电极)86可以形成在漏极区36的第二子集上，该第二子集在本文中被称为第二漏极区36B。在一个实施方案中，每个阶梯式半导体材料结构(23、33、34、36)可包括由第一接触通孔结构76接触的第一漏极区36A和由第二接触通孔结构86接触的第二漏极区36B。
沿着第一水平方向hd1横向延伸的第二位线88可以通过在第二接触层级介电层80的上部部分中形成线沟槽，并且通过用至少一种导电材料诸如金属材料填充线沟槽来形成。第二位线88可以电连接到铁电存储器元件的二维阵列的漏极区36的相应子集(这些子集中的每个漏极区为第二漏极区36B)。
虽然上述方法示出了在形成第二线沟槽51和字线56之前形成第一线沟槽41和选择栅极电极线46，但工艺步骤可以不同的顺序执行。例如，可首先形成第二线沟槽51和字线56，然后形成第一线沟槽41和选择栅极电极线46。
如图11A和图11C所示，每个存储器单元100(例如，100A或100B)包括铁电存储器晶体管102(例如，102A或102B)和选择栅极晶体管104(例如，104A或104B)。选择栅极晶体管104也可被称为传输栅极晶体管或访问晶体管。
在一个实施方案中，选择栅极电极线46的位于选择栅极晶体管104中的部分用作选择栅极晶体管104的选择栅极电极46S(即传输栅极电极或访问栅极电极)。字线56的位于铁电存储器晶体管102中的部分用作铁电存储器晶体管102的控制栅极电极56C。
相同存储器单元100中的铁电存储器晶体管102和选择栅极晶体管104共享相同的竖直半导体沟道(33、34)以及相同的源极区6和相同的漏极区36。铁电存储器晶体管102在共享竖直半导体沟道(33、34)和控制栅极电极56C之间除了包括由非铁电材料制成的栅极介电层50之外还包括铁电材料层52。选择栅极晶体管104包含由非铁电材料制成的栅极介电层50，并且不包括共享竖直半导体沟道(33、34)与选择栅极电极46S之间的铁电材料层52。
选择栅极电极46S具有比相同存储器单元100中的控制栅极电极56C更长的栅极长度(即图11A中的竖直方向上的尺寸)。
因此，选择栅极电极46S位于第一半导体沟道部分33附近，而控制栅极电极56C不位于第一半导体沟道部分33附近。因此，选择栅极电极46S通过诸如在读取操作期间激活和去激活第一半导体沟道部分33来控制源极区6与公共竖直半导体沟道(33、34)之间的访问。相比之下，控制栅极电极56C不能独立地激活或去激活第一半导体沟道部分33以允许电流在源极区6和竖直半导体沟道(33、34)之间流动。
图11A和图11C所示的第一示例性结构的每个存储单元100(例如，100A或100B)具有尺寸4F2，其中F是光刻临界尺寸，即可以采用单次光刻曝光工艺和单次光刻显影工艺印刷的最小尺寸。
参考图12A至图12D，通过省略第一接触通孔结构76和第一位线78的形成，可以从图11A至图11D的第一示例性结构导出根据本公开实施方案的第二示例性结构。在这种情况下，第一漏极区36A(其为漏极区36的第一子集)不被任何接触通孔结构接触，并且第二漏极区36B(其为漏极区36的第二子集)被第二接触通孔结构86中的相应一个第二接触通孔结构接触，在该实施方案中，该相应一个第二接触通孔结构也被称为漏极接触通孔结构86。
图12A的第二示例性结构的每个存储单元100(例如，100A或100B)具有尺寸8F2，其中F是光刻临界尺寸，即可以采用单次光刻曝光工艺和单次光刻显影工艺印刷的最小尺寸。
图13A示出了包含图12A至图12D所示的第二示例性结构的铁电存储器元件的二维阵列的电路示意图。
图13B示出了包含图11A至图11D所示的第一示例性结构的铁电存储器元件的二维阵列的电路示意图。每个铁电存储元件(例如，存储器单元100)包括两个场效应晶体管的并联连接。铁电存储器元件的二维阵列的源极区6可包括具有第二导电类型的掺杂的连续掺杂半导体材料层，并且用作电路示意图中的源极线SL。位线88用作电路示意图的位线BL。第一半导体沟道部分33和第二半导体沟道部分34的每个竖直堆叠用作选择栅极晶体管104(例如，104A或104B)的沟道(33、34)，选择栅极晶体管在电路图中被标记为“SG”。铁电存储器元件的二维阵列的每个选择栅极电极线46对应于电路示意图的读取线RL。每个第二半导体沟道部分34用作在电路图中标记为“FeFET”的铁电存储器晶体管(即铁电存储器场效应晶体管)102(例如，102A或102B)的沟道。铁电存储器元件的二维阵列的每个字线56对应于电路示意图的字线WL，并且其在每个铁电存储器晶体管102(例如，102A或102B)中的部分对应于铁电存储器晶体管的控制栅极电极56C。
在每个存储器单元100(例如，100A或100B)中，一对选择栅极晶体管104和铁电存储器晶体管102共享公共竖直半导体沟道(例如，至少第二半导体沟道部分34)。通过向选择栅极电极线46施加关断栅极偏置电压来使选择栅极晶体管104去激活，这使同一存储器单元中的铁电存储器晶体管102去激活，因为电流不能通过位于公共竖直半导体沟道(33、34)的第二半导体沟道部分34下面的第一半导体沟道部分33。只有当施加到选择栅极晶体管104的选择栅极电极线46的导通栅极偏置电压将公共竖直半导体沟道电连接到源极区6，并且因此使得读取电流能够在源极区与铁电存储器晶体管102的共享第二半导体沟道部分34之间流动时，才能读取铁电存储器晶体管102的铁电材料层52的铁电极化。选择用于选择栅极电极线46的导通栅极偏置电压，使得铁电材料层52的极化状态结合施加到铁电存储器晶体管102的字线56的字线偏置电压来确定流过竖直半导体沟道(33、34)的电流的量。通过向未选择的所有选择栅极电极线46施加关断栅极偏置电压来关断未选择的铁电存储器晶体管102，可以在铁电存储器元件的二维阵列中获得低泄漏电流和减小的写入、擦除和/或读取干扰。
图14A和图14B是示出可用于操作图13A的电路的示例性电压的表。图14A示出了可用于在负电压沟道电势控制方案(第2列、第3列和第4列)和正电压沟道电势控制方案(第5列、第6列和第7列)中操作单层级单元100的示例性电压。图14B示出了用于在负电压沟道电势控制方案(第2列、第3列和第4列)和正电压沟道电势控制方案(第5列、第6列和第7列)中操作多层级单元100的示例性电压。所示电压是示例性的，并且可针对不同的器件尺寸和材料使用其他合适的电压。
如这些表中的第2列、第3列和第4列所示，对于负电压沟道电势控制方案，所选择的字线56(即所选择的存储器单元的字线)被设置为高负电压以用于写入/抑制、高正电压以用于擦除/抑制和0V或低正/负电压以用于读取/抑制。未选择的字线56被设置为较低负电压以用于写入/抑制、较低正电压以用于擦除/抑制以及0V以用于读取/抑制。所选择的读取线RL(即所选择的存储器单元的选择栅极电极线46)分别被设置为0V以用于写入和擦除以及Vdd和0V以用于读取/抑制。因此，选择栅极晶体管104底部部分(即第一半导体沟道部分33)在写入、擦除和读取抑制期间断开，并且在读取期间接通。位线BL(88)被设置为0V/低负电压以用于写入/抑制、0V/低正电压以用于擦除/抑制、以及Vdd以用于读取/抑制。源极线SL(6)被设置为0V以用于写入、擦除和读取。操作单元是器件的每个页面。
如这些表中的第5列、第6列和第7列所示，对于正电压沟道电势控制方案，所选择的字线56(即所选择的存储器单元的字线)被设置为高正电压以用于写入/抑制、0V以用于擦除/抑制和0V或低正/负电压以用于读取/抑制。未选择的字线56被设置为较低正电压以用于写入/抑制、较低正电压以用于擦除/抑制以及0V以用于读取/抑制。所选择的读取线RL(即所选择的存储器单元的选择栅极电极线46)分别被设置为0V以用于写入和擦除以及Vdd和0V以用于读取/抑制。因此，选择栅极晶体管104底部部分(即第一半导体沟道部分33)在写入、擦除和读取抑制期间断开，并且在读取期间接通。位线BL(88)被设置为0V/低正电压以用于写入/抑制、高正电压/0V以用于擦除/抑制、以及Vdd以用于读取/抑制。源极线SL(6)被设置为0V/低正电压以用于写入/抑制、高正电压/0V以用于擦除/抑制、以及0V以用于读取/抑制。操作单元是器件的每个页面。
参考所有附图并且根据本公开的各种实施方案，存储器单元100包括铁电存储器晶体管102，以及与铁电存储器晶体管102共享公共半导体沟道(33、34)、公共源极区6和公共漏极区36的选择栅极晶体管104。选择栅极晶体管104控制公共源极区6与公共半导体沟道(33、34)之间的访问。
在一个实施方案中，公共半导体沟道(33、34)包括竖直半导体沟道，该竖直半导体沟道包括位于公共源极区6上的第一半导体沟道部分33和覆盖在第一半导体沟道部分33上面的第二半导体沟道部分34的竖直堆叠。铁电存储器晶体管102包括控制栅极电极56C和控制栅极电介质(50、52)，该控制栅极电介质包括位于竖直半导体沟道(33、34)和控制栅极电极56C之间的铁电材料层52。选择栅极晶体管104包括选择栅极电极46S和位于选择栅极电极46S和竖直半导体沟道(33、34)之间的选择栅极电介质40。
在一个实施方案中，控制栅极电介质(50、52)还包括由非铁电材料制成的栅极介电层50。选择栅极电介质40由非铁电材料制成，并且优选地不包括铁电材料。选择栅极电极46S在公共源极区6与公共漏极区36之间的方向上具有比控制栅极电极56C更长的栅极长度。选择栅极电极46S位于第一半导体沟道部分33附近，而控制栅极电极56C不位于第一半导体沟道部分33附近。选择栅极电极46S通过激活和去激活第一半导体沟道部分33来控制公共源极区6与竖直半导体沟道(33、34)之间的访问。
在一个实施方案中，选择栅极电介质40位于竖直半导体沟道(33、34)的第一侧上并接触公共源极区6的顶表面。控制栅极电介质(50、52)位于竖直半导体沟道(33、34)的第二侧上，并且通过间隔物材料部分23与公共源极区的顶表面间隔开。公共漏极区36位于竖直半导体沟道(33、34)的顶端上。
在一个实施方案中，源极区6包括第一单晶半导体材料部分。第一半导体沟道部分33包括与第一单晶半导体材料部分外延对准的第二单晶半导体材料部分。第二半导体沟道部分34包括与第二单晶半导体材料部分外延对准的第三单晶半导体材料部分。
在一个实施方案中，第一半导体沟道部分33包括处于第一原子浓度的第一导电类型的电掺杂剂；并且第二半导体沟道部分34包括处于小于第一原子浓度的第二原子浓度的第一导电类型的电掺杂剂。
在一个实施方案中，间隔物材料部分23包括与第一单晶半导体材料部分和第二单晶半导体材料部分外延对准的附加单晶半导体材料部分，并且包括处于大于第二原子浓度的第三原子浓度的第一导电类型的掺杂剂。
在一个实施方案中，间隔物材料部分23包括掺杂有处于大于第一原子浓度的原子浓度的氧原子和/或氮原子的半导体材料。例如，间隔物材料部分23可包括氧化硅、氮化硅或氮氧化硅。
在一个实施方案中，源极区6包括处于大于第一原子浓度的原子浓度的与第一导电类型相反的第二导电类型的电掺杂剂。漏极区36包括处于大于第一原子浓度的原子浓度的第二导电类型的电掺杂剂。
在一个实施方案中，控制栅极电介质(52、50)包括U形栅极介电层50，该U形栅极介电层包括非铁电材料，U形栅极介电层50的竖直部分的近侧侧壁接触竖直半导体沟道(33、34)，并且铁电材料层52接触U形栅极介电层50的竖直部分的远侧侧壁。
在一个实施方案中，选择栅极电极46S包括选择栅极电极线46的一部分，并且控制栅极电极56C包括字线56的一部分。位线88通过源极电极86电连接到公共漏极区36。
在一个实施方案中，读取存储器单元100的方法包括将读取电压(例如，Vdd)施加到位线88并施加到选择栅极电极线(即读取线)46，同时将零伏施加到字线56和公共源极区6。在将读取电压施加到位线88并施加到选择栅极电极线46以读取铁电材料层52的极化状态(例如，偶极矩的取向)时，电流在公共源极区6和竖直半导体沟道(33、34)之间流动。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种存储器单元，包括：
铁电存储器晶体管；和
选择栅极晶体管，所述选择栅极晶体管与所述铁电存储器晶体管共享公共半导体沟道、公共源极区和公共漏极区，其中所述选择栅极晶体管控制所述公共源极区和所述公共半导体沟道之间的访问。
2.根据权利要求1所述的存储器单元，其中：
所述公共半导体沟道包括竖直半导体沟道，所述竖直半导体沟道包括位于所述公共源极区上的第一半导体沟道部分和覆盖在所述第一半导体沟道部分上面的第二半导体沟道部分的竖直堆叠；
所述铁电存储器晶体管包括控制栅极电极和控制栅极电介质，所述控制栅极电介质包括位于所述竖直半导体沟道和所述控制栅极电极之间的铁电材料层；以及
所述选择栅极晶体管包括选择栅极电极和位于所述选择栅极电极与所述竖直半导体沟道之间的选择栅极电介质。
3.根据权利要求2所述的存储器单元，其中：
所述控制栅极电介质还包括由非铁电材料制成的栅极介电层；
所述选择栅极电介质由非铁电材料制成并且不包括铁电材料；
所述选择栅极电极在所述公共源极区与所述公共漏极区之间的方向上具有比所述控制栅极电极更长的栅极长度；
所述选择栅极电极位于所述第一半导体沟道部分附近，而所述控制栅极电极不位于所述第一半导体沟道部分附近；以及
所述选择栅极电极通过激活和去激活所述第一半导体沟道部分来控制所述公共源极区与所述竖直半导体沟道之间的访问。
4.根据权利要求2所述的存储器单元，其中：
所述选择栅极电介质位于所述竖直半导体沟道的第一侧上并接触所述公共源极区的顶表面；
所述控制栅极电介质位于所述竖直半导体沟道的第二侧上，并且通过间隔物材料部分与所述公共源极区的所述顶表面间隔开；
所述公共漏极区位于所述竖直半导体沟道的顶端上；
所述公共源极区包括第一单晶半导体材料部分；
所述第一半导体沟道部分包括与所述第一单晶半导体材料部分外延对准的第二单晶半导体材料部分；以及
所述第二半导体沟道部分包括与所述第二单晶半导体材料部分外延对准的第三单晶半导体材料部分。
5.根据权利要求4所述的存储器单元，其中：
所述第一半导体沟道部分包括处于第一原子浓度的第一导电类型的电掺杂剂；以及
所述第二半导体沟道部分包括处于小于所述第一原子浓度的第二原子浓度的所述第一导电类型的电掺杂剂。
6.根据权利要求5所述的存储器单元，其中所述间隔物材料部分包括与所述第一单晶半导体材料部分和所述第二单晶半导体材料部分外延对准的附加单晶半导体材料部分，并且包括处于大于所述第二原子浓度的第三原子浓度的所述第一导电类型的掺杂剂。
7.根据权利要求5所述的存储器单元，其中所述间隔物材料部分包括氧化硅、氮化硅或氮氧化硅。
8.根据权利要求5所述的存储器单元，其中：
所述源极区包括处于大于所述第一原子浓度的原子浓度的与所述第一导电类型相反的第二导电类型的电掺杂剂；以及
所述漏极区包括处于大于所述第一原子浓度的原子浓度的所述第二导电类型的电掺杂剂。
9.根据权利要求2所述的存储器单元，其中：
所述控制栅极电介质包括U形栅极介电层，所述U形栅极介电层包括非铁电材料；
所述U形栅极介电层的竖直部分的近侧侧壁接触所述竖直半导体沟道；以及
所述铁电材料层接触所述U形栅极介电层的所述竖直部分的远侧侧壁。
10.根据权利要求2所述的存储器单元，其中：
所述选择栅极电极包括选择栅极电极线的一部分；并且
所述控制栅极电极包括字线的一部分。
11.根据权利要求10所述的存储器单元，还包括电连接到所述公共漏极区的位线。
12.一种读取根据权利要求11所述的存储器单元的方法，所述方法包括将读取电压施加到所述位线并施加到所述选择栅极电极线，同时将零伏施加到所述字线和所述公共源极区。
13.根据权利要求12所述的方法，其中在将所述读取电压施加到所述位线并施加到所述选择栅极电极线以读取所述铁电材料层的极化状态时，电流在所述公共源极区和所述竖直半导体沟道之间流动。
14.一种形成至少一个铁电存储器元件的方法，所述方法包括：
在衬底中形成源极区；
在所述源极区的顶表面的第一区上方形成阶梯式半导体材料结构，所述阶梯式半导体材料结构包括具有第一高度的鳍部分和具有第二高度的基体部分；
形成竖直半导体沟道，所述竖直半导体沟道包括第一半导体沟道部分和第二半导体沟道部分的竖直堆叠，所述第二半导体沟道部分在所述阶梯式半导体材料结构的所述鳍部分中覆盖在所述第一半导体沟道部分上面；
在所述竖直半导体沟道的一侧上以及在所述源极区的所述顶表面的第二区上形成选择栅极电介质；
在所述阶梯式半导体材料结构的所述基体部分的顶表面上的所述竖直半导体沟道的另一侧上形成包括铁电材料层的控制栅极电介质；以及
在所述竖直半导体沟道的顶端上形成漏极区。
15.根据权利要求14所述的方法，还包括：
将选择栅极介电材料层共形地沉积在所述第一线沟槽中；
在所述选择栅极介电材料层上方沉积选择栅极电极材料；以及
将所述选择栅极电极材料和所述选择栅极介电材料层图案化，其中所述第一线沟槽之一中的所述选择栅极介电材料层的剩余部分构成所述选择栅极电介质，并且所述选择栅极电极材料的覆盖在所述选择栅极电介质上面的剩余部分构成选择栅极电极。
16.根据权利要求15所述的方法，还包括：
沉积并各向异性地蚀刻铁电材料，其中在至少一个第二线中的每一者内形成一对铁电材料层；以及
在所述铁电材料层上沉积控制栅极电极材料；将所述控制栅极电极材料图案化，其中所述控制栅极电极材料的剩余部分构成控制栅极电极。
17.根据权利要求14所述的方法，其中：
通过用具有竖直侧壁的线沟槽来图案化半导体材料部分而形成所述阶梯式半导体材料结构；
所述线沟槽包括具有与所述第一高度相同的第一深度的第一线沟槽和具有小于所述第一高度的第二深度的至少一个第二线沟槽；以及
所述阶梯式半导体材料结构包括具有第一高度的一对外侧壁和具有小于所述第一高度的高度并且位于所述一对外侧壁之间的一对内侧壁，其中所述至少一个第二线沟槽中的一个第二线沟槽形成于所述一对内侧壁之间。
18.根据权利要求17所述的方法，其中：
所述衬底包括单晶半导体材料；
所述第一半导体沟道部分具有第一导电类型的掺杂；并且
通过将与所述第一导电类型相反的第二导电类型的掺杂剂引入所述衬底的一部分中来形成所述源极区。
19.根据权利要求17所述的方法，其中：
所述至少一个铁电存储器元件包括铁电存储器元件的二维阵列；
所述方法包括形成介电隔离轨道，所述介电隔离轨道沿着水平方向横向延伸并且沿着另一个水平方向横向间隔开；
所述第一线沟槽将所述介电隔离轨道中的每个介电隔离轨道分成分立介电隔离结构的二维阵列；以及
所述第二线沟槽在所述分立介电隔离结构中的每个介电隔离结构内形成凹槽。
20.根据权利要求14所述的方法，还包括将掺杂剂注入所述基体部分中，其中所述掺杂剂选自第一导电类型的电掺杂剂、氧原子和氮原子。
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