KR20240074561A - 3차원 강유전체 메모리 소자 - Google Patents
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Abstract
3차원 강유전체 메모리 소자가 개시된다. 개시된 3차원 강유전체 메모리 소자는, 기판; 상기 기판 위로 적층된 복수의 절연층; 상기 복수의 절연층 사이에 마련된 복수의 게이트 전극; 상기 복수의 게이트 전극과 접하는 복수의 게이트 절연층; 상기 복수의 게이트 절연층과 접하는 복수의 중간 전극; 상기 복수의 중간 전극 및 상기 복수의 절연층과 접하는 강유전체층; 및 상기 강유전체층과 접하는 채널층;을 포함한다.
Description
본 개시는 3차원 강유전체 메모리 소자에 관한 것이다.
종래의 하드 디스크가 SSD(Solid State Drive)로 대체되면서 비휘발성 메모리 소자인 낸드(NAND) 플래시 메모리 소자가 널리 상용화되고 있다. 최근에는 소형화 및 고집적화에 따라 기판에 수직인 방향으로 다수의 메모리 셀이 적층된 3차원 낸드 플래시 메모리 소자가 개발되고 있다.
최근에는 3차원 낸드 플래시 메모리 소자에 낮은 동작 전압 및 빠른 프로그래밍 속도 등의 장점을 가지는 강유전체 전계 효과 트랜지스터(FeFET: Ferroelectric Field Effect Transistor)를 적용하려는 연구가 진행되고 있다.
예시적인 실시예는 3차원 강유전체 메모리 소자를 제공한다.
일 측면에 있어서,
기판;
상기 기판 위로 적층된 복수의 절연층;
상기 복수의 절연층 사이에 마련된 복수의 게이트 전극;
상기 복수의 게이트 전극과 접하는 복수의 게이트 절연층;
상기 복수의 게이트 절연층과 접하는 복수의 중간 전극;
상기 복수의 중간 전극 및 상기 복수의 절연층과 접하는 강유전체층; 및
상기 강유전체층과 접하는 채널층;을 포함하는 3차원 강유전체 메모리 소자가 제공된다.
상기 각 중간 전극은 소정 극성(polarity)의 전하를 포함하도록 구성될 수 있다.
상기 복수의 게이트 전극은 상기 기판에 수직인 방향으로 적층되며, 상기 각 게이트 전극은 상기 기판에 나란한 방향으로 연장될 수 있다.
상기 각 게이트 전극은 워드 라인에 전기적으로 연결되며, 상기 각 중간 전극은 플로팅 전극(floating electrode)이 될 수 있다.
상기 복수의 중간 전극은 상기 기판에 나란한 제1 방향으로 상기 복수의 절연층의 측면으로부터 돌출되게 연장될 수 있다.
상기 강유전체층 및 상기 채널층은 상기 중간 전극의 돌출부에 대응하는 형상으로 형성될 수 있다.
상기 게이트 절연층은 상기 기판에 나란한 상기 게이트 전극의 상하면 및 상기 기판에 수직인 상기 게이트 전극의 일측면에 마련될 수 있다.
상기 게이트 절연층은 상기 게이트 전극의 일측면에 마련될 수 있다.
상기 기판에 나란하며 상기 제1 방향에 수직인 제2 방향으로 상기 채널층의 양측에는 각각 소스 및 드레인 전극이 마련될 수 있다.
상기 각 소스 전극은 소스 라인에 전기적으로 연결되며, 상기 각 드레인 전극은 비트 라인에 전기적으로 연결될 수 있다.
상기 복수의 중간 전극은 상기 기판에 나란한 제1 방향으로 상기 복수의 절연층의 측면까지 연장될 수 있다
상기 게이트 절연층은 상기 기판에 나란한 상기 게이트 전극의 상하면 및 상기 기판에 수직인 상기 게이트 전극의 일측면에 마련될 수 있다.
상기 게이트 절연층은 상기 게이트 전극의 일측면에 마련될 수 있다.
상기 게이트 전극과 상기 중간 전극은 각각 독립적으로 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
상기 절연층은 SiO, SiOC, SiON 및 SiN 중 적어도 하나를 포함할 수 있다.
상기 강유전체층은 플로라이트(fluorite)계 물질, 질화물계 물질, 또는 페로브스카이트(perovskite)를 포함할 수 있다.
상기 게이트 절연층은 SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함할수 있다.
상기 채널층은 상기 기판에 수직인 방향으로 연장되어 마련될 수 있다.
상기 채널층은 상기 복수의 게이트 전극에 대응하여 공통으로 마련될 수 있다.
상기 채널층은 IV족 반도체, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수 있다.
예시적인 실시예에 따른 3차원 강유전체 메모리 소자에서는 각 강유전체 전계효과 트랜지스터가 MIMFS 구조를 가지고, 플로팅 전극인 중간 전극에 소정 극성의 전하가 인가됨으로써 강유전 분극에 의한 문턱전압(threshold voltage) 변화 효과에 플로팅 전극인 중간 전극에 저장되는 전하 효과가 추가될 수 있으며, 이에 따라 강유전체 전계효과트랜지스터의 메모리 윈도우를 증대시킬 수 있다. 또한, 채널층이 중간 전극의 돌출된 형상에 대응하여 3차원 형상으로 형성됨으로써 소스 전극과 드레인 사이에 형성되는 채널의 폭이 증대될 수 있고, 이에 따라 on-current가 향상될 수 있다.
도 1은 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 평면을 예시적으로 도시한 것이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 본 단면도이다.
도 3은 도 2에 도시된 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 A 부분을 도시한 것이다.
도 4는 도 3에 도시된 3차원 강유전체 메모리 소자에서, 하나의 강유전체 전계효과 트랜지스터를 확대하여 도시한 단면도이다.
도 5는 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자를 도시한 것이다.
도 6은 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자를 도시한 것이다.
도 7은 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자를 도시한 것이다.
도 8 내지 도 18은 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 제조방법을 설명하기 위한 도면들이다.
도 19는 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 본 단면도이다.
도 3은 도 2에 도시된 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 A 부분을 도시한 것이다.
도 4는 도 3에 도시된 3차원 강유전체 메모리 소자에서, 하나의 강유전체 전계효과 트랜지스터를 확대하여 도시한 단면도이다.
도 5는 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자를 도시한 것이다.
도 6은 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자를 도시한 것이다.
도 7은 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자를 도시한 것이다.
도 8 내지 도 18은 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 제조방법을 설명하기 위한 도면들이다.
도 19는 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 3차원 강유전체 메모리 소자(100)의 평면을 예시적으로 도시한 것이다. 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 본 단면도이다.
도 1 및 도 2를 참조하면, 3차원 강유전체 메모리 소자(100)는 기판(105)에 서로 이격되게 배치되는 복수의 수직 적층 구조체(101,102)를 포함한다. 도 1에는 2개의 수직 적층 구조체(101,102)가 예시적으로 도시되어 있으며, 이외에도 3차원 강유전체 메모리 소자(100)는 다양한 개수의 수직 적층 구조체를 포함할 수 있다.
각 수직 적층 구조체(100)는 기판(105)에 수직인 방향으로 적층된 복수의 메모리셀(memory cell)을 포함하며, 각 메모리셀은 후술하는 바와 같이 MIMFS(Metal Insulator Metal Ferroelectric Semiconductor) 구조를 갖는 강유전체 전계효과 트렌지스터(FeFET; Ferroelectric Field Effect Transistor)를 포함할 수 있다.
기판(105)은 다양한 재질을 포함할 수 있다. 예를 들면, 기판(105)은 단결정 실리콘 기판, 화합물 반도체 기판 또는 SOI(Silicon on Insulator) 기판을 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 다양한 재질의 기판(105)이 사용될 수 있다. 또한 기판(105)에는 예를 들어 도핑에 의한 불순물 영역, 트랜지스터 등과 같은 전자 소자, 또는 데이터를 저장하는 메모리셀들을 선택하고 제어하는 주변 회로(periphery circuit) 등이 더 포함될 수 있다.
기판(105)의 표면에 수직인 방향(z축 방향)으로 복수의 강유전체 전계효과 트랜지스터가 적층되어 있다. 각 강유전체 전계효과 트랜지스터는 MIMFS 구조를 가질 수 있다. 구체적으로, 각 강유전체 전계효과 트랜지스터는 기판(105)의 표면에 나란한 제1 방향(x축 방향)으로 순차적으로 마련된 게이트 전극(170), 게이트 절연층(160), 중간 전극(120), 강유전체층(130) 및 채널층(140)을 포함한다. 각 게이트 전극(170)에는 워드 라인(word line, 미도시)에 전기적으로 연결되어 있으며, 이 워드 라인을 통해 각 게이트 전극(170)에 소정 전압이 인가될 수 있다.
채널층(140)은 기판(105)의 표면에 수직인 방향(z축 방향)으로 연장되어 마련될 수 있다. 채널층(140)은 복수의 강유전체 전계효과 트랜지스터에 대응하여 공통으로 마련될 수 있다. 기판(105)의 표면에 나란하며 제1 방향(x축 방향)에 수직인 제2 방향(y축 방향)으로 채널층(140)의 양측에는 소스 전극(S)과 드레인 전극(D)이 이격되어 배치되어 있다. 소스 전극(S)과 드레인 전극(D) 사이에는 충진 절연층(150)으로 채워질 수 있다.
각 소스 전극(S)은 소스 라인(source line, 미도시)에 전기적으로 연결될 수 있으며, 각 드레인 전극(D)은 비트 라인(bit line, 미도시)에 전기적으로 연결될 수 있다. 소스 전극(S)과 드레인 전극(D) 사이의 채널층(140)이 각 강유전체 전계효과 트랜지스터의 채널을 형성할 수 있다. 각 강유전체 전계효과 트랜지스터의 채널은 기판(105)의 표면에 나란하게 형성될 수 있다.
도 3은 도 2에 도시된 예시적인 실시예에 따른 3차원 강유전체 메모리 소자(100)의 A 부분을 도시한 것이다. 도 4는 하나의 강유전체 전계효과 트랜지스터의 단면을 확대하여 도시한 것이다.
도 3 및 도 4를 참조하면, 기판(105)에 수직인 방향(z축 방향)으로 복수의 절연층(111)이 적층되어 있으며, 이 복수의 절연층(111) 사이에는 복수의 게이트 전극(170)이 적층되어 있다. 복수의 게이트 전극(170)은 기판(105)에 수직인 방향(z축 방향)으로 적층될 수 있으며, 각 게이트 전극(170)은 기판(105)에 나란한 방향으로 연장될 수 있다. 여기서, 각 게이트 전극(170)은 인접한 절연층들(111)의 측면으로부터 기판(105)에 나란한 방향으로 리세스되도록 마련될 수 있다.
절연층(111)은 게이트 전극들(170) 사이의 절연을 위한 것으로, 예를 들면, SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되지는 않는다. 이러한 절연층(111)의 두께는 대략 7nm ~ 100nm가 될 수 있지만, 이는 단지 예시적인 것이다.
게이트 전극(170)은 금속, 금속 질화물, 금속 산화물, 폴리 실리콘 등과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 게이트 전극(170)은 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 고농도로 도핑된 폴리 실리콘(highly doped poly silicon) 중 적어도 하나를 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 게이트 전극(170)은 다른 다양한 도전성 물질을 포함할 수 있다. 게이트 전극(170)의 두께는 예를 들며, 대략 5nm ~ 100nm 가 될 수 있지만, 이에 한정되는 것은 아니다.
각 게이트 전극(170)에는 게이트 절연층(160)이 마련되어 있다. 게이트 절연층(160)은 게이트 전극(170)에 접하도록 마련될 수 있다. 구체적으로, 게이트 절연층(160)은 기판(105)에 나란한 상하면 및 기판(105)에 수직인 일측면에 마련될 수 있다. 다시 말해, 게이트 절연층(160)은 게이트 전극(170)의 일측면에서 연장되어 게이트 전극(170)의 상하면을 덮도록 마련될 수 있다. 게이트 절연층(160)의 상하면은 절연층(111)과 접할 수 있다. 게이트 절연층(160)은 예를 들면, SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함할 수 있지만 이에 한정되는 것은 아니다.
각 게이트 절연층(160)에는 플로팅 전극(floating electrode)인 중간 전극(120)이 마련되어 있다. 중간 전극(120)은 게이트 절연층(160)의 일측면에 접하도록 마련될 수 있다. 이 중간 전극에는 소정 극성의 전하가 인가됨으로써 후술하는 바와 같이 강유전체 전계효과 트랜지스터의 메모리 윈도우(MW; Memory Window)를 증대시킬 수 있다.
중간 전극(120)은 게이트 전극(170)과 마찬가지로 도전성 물질을 포함할 수 있다. 예를 들면, 중간 전극(120)은 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 중간 전극(120)은 게이트 전극(170)과 동일한 도전성 물질을 포함하거나 또는 게이트 전극(170)과 다른 도전성 물질을 포함할 수도 있다.
각 중간 전극(120)은 인접한 절연층들(111)의 측면으로부터 기판(105)의 표면에 나란한 제1 방향(x축 방향)으로 돌출되도록 마련될 수 있다. 중간 전극(170)의 두께는 인접한 절연층들(111) 사이의 간격이 될 수 있다. 게이트 전극(170)의 두께가 t1, 게이트 절연층(160)의 두께가 t2 라면, 중간 전극(120)의 두께(t3)는 t1 + 2×t2가 될 수 있다.
강유전체층(130)은 절연층들(111)의 측면 및 중간 전극들(120)의 돌출된 표면에 접하도록 마련될 수 있다. 강유전체층(130)은 기판(105)에 수직인 방향(z축 방향)으로 연장되도록 마련될 수 있다. 절연층들(111)의 측면으로부터 기판(105)의 표면에 나란한 제1 방향(x축 방향)으로 돌출된 중간 전극들(120)에 의해 강유전체층(130)은 굴곡된 형상을 가질 수 있다.
강유전체는 결정화된 물질 구조에서 단위셀(unit cell) 내 전하 분포가 non-centrosymmetric 하여 자발적인 dipole(electric dipole), 즉, 자발 분극(spontaneous polarization)을 갖는다. 또한, 강유전체는 외부 전기장이 없는 상태에서도 dipole에 의한 잔류 분극(remnant polarization)을 갖는다. 그리고, 강유전체에서는 외부 전기장에 의해 분극의 방향이 도메인(domain) 단위로 바뀔(switching) 수 있다.
강유전체층(130)은 예를 들면, 플로라이트(fluorite)계 물질, 질화물계 물질 또는 페로브스카이트(perovskite) 등을 포함할 수 있다. 질화물계 물질은 예를 들면, AlScN을 포함할 수 있으며, 페로브스카이트는 예를 들면, PZT, BaTiO3, PbTiO3 등을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
플로라이트계 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 구체적인 예로서, 강유전체층(160)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO) 중 적어도 하나를 포함할 수 있다. 강유전체층(130)을 구성하는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO)은 사방정계(orthorhombic crystal system)의 결정 구조를 가질 수 있다. 강유전체층(130)은 예를 들면, Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수도 있다.
채널층(140)은 강유전체층(130)에 접하도록 마련될 수 있다. 강유전체층(130) 및 채널층(140)은 기판(105)의 표면에 나란한 제1 방향(x축 방향)을 따라 순차적으로 적층될 수 있다. 채널층(140)은 강유전체층(130)에 대응하는 굴곡된 형상을 가질 수 있다. 채널층(140)이 중간 전극(120)의 돌출된 형상에 대응하여 3차원 형상으로 형성됨으로써 소스 전극(S)과 드레인 전극(D) 사이에 형성되는 채널의 폭(W)이 증대될 수 있고, 이에 따라 on-current가 향상될 수 있다.
채널층(140)은 복수의 게이트 전극(170)에 대응하여 기판(105)에 수직인 방향(z축 방향)으로 마련될 수 있다. 이에 따라, 기판(105)에 수직인 방향으로 적층된 복수의 강유전체 전계효과 트랜지스터는 하나의 채널층(150)을 공유할 수 있다.
채널층(140)은 반도체 물질을 포함할 수 있다. 예를 들면, 채널층(140)은 예를 들면, Si, Ge, SiGe 등과 같은 IV 족 반도체 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 또한, 채널층(140)은 예를 들면, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수도 있다. 여기서, 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 반도체 물질은 예컨대, TMD(transition metal dichalcogenide)나 그래핀(graphene)을 포함할 수 있으며, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것에 불과하고, 본 실시예는 이에 한정되지 않는다.
채널층(140)은 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 p형 도펀트 또는 n형 도펀트를 포함할 수 있다. p형 도펀트는 예를 들면, B, Al, Ga, In 등과 같은 Ⅲ족 원소를 포함할 수 있으며, n형 도펀트는 예를 들면, P, As, Sb 등과 같은 Ⅴ족 원소를 포함할 수 있다. 채널층(140)은 대략 1nm ~ 20nm의 두께를 가질 수 있지만, 이에 한정되는것은 아니다.
기판(105)의 표면에 나란한 제2 방향(y축 방향)으로 채널층(140)의 양측에는 소스 전극(S)과 드레인 전극(D)이 이격되어 배치되어 있으며, 소스 전극(S)과 드레인 전극(D) 사이에는 충진 절연층(150)으로 채워질 수 있다. 소스 전극(S)과 드레인 전극(D) 사이의 채널층(140)이 각 강유전체 전계효과 트랜지스터의 채널을 형성할 수 있다.
각 강유전체 전계효과 트랜지스터에서 게이트 전극(120)에 인가된 게이트 전압에 따라 강유전 분극 방향이 결정됨으로써 메모리 동작이 수행될 수 있다. 여기서, 비휘발성 메모리 동작이 수행되기 위해서는 강유전 분극 스위칭이 일어나는 coercive voltage 보다 높은 크기의 게이트 전압이 게이트 전극(120)에 인가될 수 있다.
본 실시예에 따른 3차원 강유전체 메모리 소자(100)에서는 각 강유전체 전계효과트랜지스터가 MIMFS 구조를 가지고, 플로팅 전극인 중간 전극(120)에 소정 극성의 전하가 인가됨으로써 강유전체 전계효과트랜지스터의 메모리 윈도우(MW)를 증대시킬 수 있다.
일반적으로, 강유전체 전계효과 트랜지스터의 메모리 윈도우는 강유전체층의 coercive voltage에 의해 결정될 수 있다. 본 실시예에 따르면, 게이트 절연층(160)과 강유전체층(130) 사이에 플로팅 전극인 중간 전극(120)을 마련하고, 이 중간 전극(120)에 소정 전하를 인가함으로써 강유전체층(130)의 coercive voltage를 증가시킬 수 있으며, 이에 따라 강유전체 전계효과 트랜지스터의 메모리 윈도우를 향상시킬 수 있다.
구체적으로, 중간 전극이 마련되지 않은 기존의 강유전체 전계효과 트랜지스터에서는 강유전체층의 coercive voltage가 VCO 이라면 메모리 윈도우는 이론적으로 2×VCO가 될 수 있다. 본 실시예에 따른 MIMFS 구조의 강유전체 전계효과 트랜지스터에서는 게이트 절연층(160)과 강유전체층(130) 사이에 소정 전하(QF)가 인가된 중간 전극(120)이 마련됨으로써 강유전체층(130)의 coercive voltage(VC)는 VCO +abs(QF/CD) (여기서, CD는 게이트 절연층(160)의 정전 용량)가 될 수 있다. 따라서, 본 실시예에 따른 강유전체 전계효과 트랜지스터에서의 강유전체층(130)의 coercive voltage(VC)는 기존 강유전체 전계효과 트랜지스터에서의 강유전체층의 coercive voltage(VCO) 보다 abs(QF/CD) 만큼 증가할 수 있으며, 메모리 윈도우(MW)는 기존의 메모리 윈도우(2×VCO) 보다 2×abs(QF/CD) 만큼 증가할 수 있다. 이와 같이, 본 실시예에서는 강유전 분극에 의한 문턱전압(threshold voltage) 변화 효과에 플로팅 전극인 중간 전극(120)에 저장되는 전하 효과가 추가됨으로써 메모리 윈도우가 증대될 수 있다.
본 실시예에 따른 3차원 강유전체 메모리 소자(100)에서는 채널층(140)이 중간 전극(120)의 돌출된 형상에 대응하여 3차원 형상으로 형성됨으로써 소스 전극(S)과 드레인 전극(D) 사이에 형성되는 채널의 폭(W)이 증대될 수 있고, 이에 따라 on-current가 향상될 수 있다.
도 5는 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자(200)를 도시한 것이다. 도 5에는 편의상 하나의 강유전체 전계효과 트랜지스터에 대한 단면이 도시되어 있으며, 이하의 도면들에서도 동일하다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 5를 참조하면, 게이트 전극(270)은 인접한 절연층들(111)의 측면으로부터 기판(도 2의 105)에 나란한 제1 방향(x축 방향)을 따라 리세스되도록 마련될 수 있다. 게이트 전극(270)에는 게이트 절연층(260)이 마련되어 있다. 게이트 절연층(260)은 기판(105)에 수직인 게이트 전극(270)의 일측면에 마련될 수 있다.
게이트 절연층(260)에는 플로팅 전극인 중간 전극(220)이 마련되어 있다. 중간 전극(220)은 인접한 절연층들(111)의 측면으로부터 기판(105)의 표면에 나란한 제1 방향(x축 방향)으로 돌출되도록 마련될 수 있다. 이 중간 전극(220)에는 소정 극성의 전하가 인가됨으로써 강유전체 전계효과 트랜지스터의 메모리 윈도우가 증대될 수 있다.
강유전체층(230)은 절연층들(111)의 측면 및 중간 전극들(220)의 돌출된 펴표면에 접하도록 마련될 수 있다. 중간 전극(220)의 돌출된 형상에 대응하여 강유전체층(230)은 굴곡된 형상을 가질 수 있다. 채널층(240)은 강유전체층(230)에 접하도록 마련될 수 있다. 채널층(240)은 강유전체층(230)에 대응하는 굴곡된 형상을 가질 수 있다. 채널층(240)이 중간 전극(220)의 돌출된 형상에 대응하여 3차원 형상으로 형성됨으로써 소스 전극(S)과 드레인 전극(D) 사이에 형성되는 채널의 폭(W)이 증대될 수 있고, 이에 따라 on-current가 향상될 수 있다.
도 6은 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자(300)를 도시한 것이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 6을 참조하면, 게이트 전극(370)은 인접한 절연층들(111)의 측면으로부터 기판(105)에 나란한 제1 방향(x축 방향)을 따라 리세스되도록 마련될 수 있다. 게이트 전극(370)에는 게이트 절연층(360)이 마련되어 있다. 게이트 절연층(360)은 기판(105)에 수직인 게이트 전극(370)의 일측면에 마련될 수 있다.
게이트 절연층(360)에는 플로팅 전극인 중간 전극(320)이 마련되어 있다. 중간 전극(320)은 인접한 절연층들(111)의 측면까지 연장되도록 마련될 수 있다. 이 중간 전극(320)에는 소정 극성의 전하가 인가됨으로써 강유전체 전계효과 트랜지스터의 메모리 윈도우가 증대될 수 있다. 강유전체층(330)은 절연층들(111)의 측면 및 중간 전극들(320)의 측면에 접하도록 마련될 수 있다. 채널층(340)은 강유전체층(330)에 접하도록 마련될 수 있다.
도 7은 다른 예시적인 실시예에 따른 3차원 강유전체 메모리 소자(400)를 도시한 것이다. 이하에서는 전술한 실시예들과 다른 점을 중심으로 설명한다.
도 7을 참조하면, 게이트 전극(470)은 인접한 절연층들(111)의 측면으로부터 기판(105)에 나란한 제1 방향(x축 방향)을 따라 리세스되도록 마련될 수 있다. 게이트 전극(470)에는 게이트 절연층(460)이 마련되어 있다. 게이트 절연층(460)은 게이트 전극(470)에 접하도록 마련될 수 있다. 구체적으로, 게이트 절연층(460)은 기판(105)에 나란한 상하면 및 기판(105)에 수직인 일측면에 마련될 수 있다. 게이트 절연층(460)은 게이트 전극(470)의 일측면에서 연장되어 게이트 전극(470)의 상하면을 덮도록 마련될 수 있다.
게이트 절연층(460)에는 플로팅 전극인 중간 전극(420)이 마련되어 있다. 중간 전극(420)은 인접한 절연층들(111)의 측면까지 연장되도록 마련될 수 있다. 이 중간 전극(420)에는 소정 극성의 전하가 인가됨으로써 강유전체 전계효과 트랜지스터의 메모리 윈도우가 증대될 수 있다. 강유전체층(430)은 절연층들(111)의 측면 및 중간 전극들(420)의 측면에 접하도록 마련될 수 있다. 채널층(440)은 강유전체층(430)에 접하도록 마련될 수 있다.
도 8 내지 도 18은 예시적인 실시예에 따른 3차원 강유전체 메모리 소자의 제조방법을 설명하기 위한 도면들이다. 도 8 내지 도 18에는 도 2에 도시된 3차원 강유전체 메모리 소자(100)의 제조방법이 예시적으로 도시되어 있다.
도 8을 참조하면, 기판(105)에 수직인 방향(z축 방향)으로 복수의 제1 몰드층(111) 및 복수의 제2 몰드층(112)을 교대로 적층한 다음, 그 위에 제3 몰드층(113)을 적층한다. 기판(105)은 다양한 재질을 포함할 수 있다. 예를 들면, 기판(105)은 단결정 실리콘 기판, 화합물 반도체 기판 또는 SOI 기판을 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 다양한 재질의 기판(105)이 사용될 수 있다. 또한 기판(105)에는 예를 들어 도핑에 의한 불순물 영역, 트랜지스터 등과 같은 전자 소자, 또는 데이터를 저장하는 메모리셀들을 선택하고 제어하는 주변 회로(periphery circuit) 등이 더 포함될 수 있다.
제1 몰드층(111)은 전술한 도 2에 도시된 절연층(111)에 해당하는 것으로, 예를 들면, SiO, SiOC 및 SiON 중 적어도 하나를 포함할 수 있지만, 이에 한정되지는 않는다. 제1 몰드층(111)은 예를 들어 대략 7nm ~ 100nm의 두께로 형성될 수 있지만, 이는 단지 예시적인 것이다.
제2 몰드층(112)은 제1 몰드층(111)에 대해 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면, 제2 몰드층(112)은 SiN을 포함할 수 있지만, 이에 한정되지는 않는다. 제3 몰드층(113)은 제1 및 제2 몰드층(111,112)을 패터닝하기 위해 마련되는 것으로, 제1 및 제2 몰드층(111,112)에 대해 식각 선택성을 가지는 물질을 포함할 수 있다.
도 9를 참조하면, 제3 몰드층(113)을 패터닝한 다음, 패터닝된 제3 몰드층(113)을 식각 마스크로 이용하여 복수의 제1 몰드층(111) 및 복수의 제2 몰드층(112)을 관통하는 관통홀들(H)을 형성한다. 도 8에는 2개의 관통홀(H)이 형성된 경우가 예시적으로 도시되어 있다. 관통홀(H)은 기판(105)에 수직인 방향(z축 방향)으로 연장될 수 있다. 이러한 관통홀(H)을 통해 제1 및 제2 몰드층들(111,112)의 측면이 노출될 수 있다.
도 10을 참조하면, 관통홀(H)을 통해 노출된 제2 몰드층들(112)의 측면을 선택적으로 식각함으로써 제1 리세스들(R1)을 형성한다. 여기서, 각 제1 리세스(R1)는 제1 몰드층(111)의 측면으로부터 기판(105)의 표면에 나란하게 소정 깊이로 연장될 수 있다.
도 11 및 도 12를 참조하면, 제1 몰드층들(111)의 측면 및 제1 리세스들(R1)을 덮도록 중간 전극층(120')을 형성한 다음, 이 중간 전극층(120')을 제1 몰드층(111)의 측면이 노출될 때까지 식각함으로써 복수의 중간 전극(120)을 형성한다. 각 중간 전극(120)은 제2 몰드층(112)의 측면과 접하며, 제1 리세스(R1)를 채우도록 마련될 수 있다. 중간 전극(120)은 금속, 금속 질화물, 금속 산화물, 폴리 실리콘 등과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 중간 전극(120)은 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 고농도로 도핑된 폴리 실리콘(highly doped poly silicon) 중 적어도 하나를 포함할 수 있다. 하지만 이는 단지 예시적인 것으로, 이외에도 중간 전극(120)은 다른 다양한 도전성 물질을 포함할 수 있다.
도 13을 참조하면, 관통홀(H)을 통해 노출된 제1 몰드층들(111)의 측면을 선택적으로 식각함으로써 제2 리세스들(R2)을 형성한다. 여기서, 각 제2 리세스(R2)는 중간 전극(120)의 측면으로부터 기판(105)의 표면에 나란하게 소정 깊이로 연장될 수 있다. 이에 따라, 중간 전극들(120)은 제1 몰드층들(111)의 측면으로부터 기판(105)에 나란한 제1 방향(x축 방향)으로 돌출되도록 마련될 수 있다.
도 14를 참조하면, 제3 몰드층(113)을 제거한 다음, 제1 몰드층들(111) 및 중간 전극들(120)의 표면에 강유전체층(130) 및 채널층(140)을 순차적으로 증착하고, 제1 몰드층(111)의 상면에 형성된 강유전체층(130) 및 채널층(140)은 제거한다. 이에 따라, 관통홀(H)에 접하는 제1 몰드층들(111) 및 중간 전극들(120)의 측면에 강유전체층(130) 및 채널층(140)이 기판에 나란한 제1 방향으로 순차적으로 형성될 수 있다.
강유전체층(130)은 제1 몰드층들(111)의 측면 및 중간 전극들(120)의 측면에 접하도록 마련될 수 있다. 강유전체층(130)은 기판(105)에 수직인 방향(z축 방향)으로 연장될 수 있다. 절연층들(111)의 측면으로부터 기판(105)면에 나란한 제1 방향(x축 방향)으로 돌출된 중간 전극들(120)에 의해 강유전체층(130)은 굴곡된 형상을 가질 수 있다.
강유전체층(130)은 예를 들면, 플로라이트(fluorite)계 물질, 질화물계 물질 또는 페로브스카이트(perovskite) 등을 포함할 수 있다. 질화물계 물질은 예를 들면, AlScN을 포함할 수 있으며, 페로브스카이트는 예를 들면, PZT, BaTiO3, PbTiO3 등을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
플로라이트계 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. 구체적인 예로서, 강유전체층(160)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO) 중 적어도 하나를 포함할 수 있다. 강유전체층(130)을 구성하는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO) 및 하프늄-지르코늄 산화물(HfZrO)은 사방정계(orthorhombic crystal system)의 결정 구조를 가질 수 있다. 강유전체층(160)은 예를 들면, Si, Al, La, Y, Sr 및 Gd 중 적어도 하나의 도펀트를 더 포함할 수도 있다.
채널층(140)은 강유전체층(130)에 접하도록 마련될 수 있다. 채널층(140)은 강유전체층(130)에 대응하는 굴곡된 형상을 가질 수 있다. 채널층(130)은 기판(105)에 수직인 방향(z축 방향)으로 연장될 수 있다.
채널층(140)은 반도체 물질을 포함할 수 있다. 예를 들면, 채널층(140)은 예를 들면, Si, Ge, SiGe 등과 같은 IV 족 반도체 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 또한, 채널층(140)은 예를 들면, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함할 수도 있다. 여기서, 산화물 반도체는, 예컨대, InGaZnO 등을 포함할 수 있고, 이차원 반도체 물질은 예컨대, TMD(transition metal dichalcogenide)나 그래핀(graphene)을 포함할 수 있으며, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것에 불과하고, 본 실시예는 이에 한정되지 않는다.
채널층(140)은 도펀트를 더 포함할 수 있다. 여기서, 도펀트는 p형 도펀트 또는 n형 도펀트를 포함할 수 있다. p형 도펀트는 예를 들면, B, Al, Ga, In 등과 같은 Ⅲ족 원소를 포함할 수 있으며, n형 도펀트는 예를 들면, P, As, Sb 등과 같은 Ⅴ족 원소를 포함할 수 있다.
도 15를 참조하면, 관통홀(H)을 채우도록 충진 절연층(150)을 형성한다. 충진 절연층(150)은 예를 들면, 실리콘 산화물, 실리콘 질화물 등과 같은 다양한 절연 물질을 포함할 수 있다. 도 16을 참조하면, 제2 몰드층들(112)을 선택적으로 식각하게 제거함으로써 빈 공간(155)을 형성한다. 이러한 빈 공간(155)에 의해 제1 몰드층들(111)의 상하면 및 중간 전극들(120)의 측면이 노출될 수 있다.
도 17을 참조하면, 제2 몰드층(112)의 제거에 의해 형성된 빈 공간(155)의 내벽에 게이트 절연층(160) 및 게이트 전극(170)을 순차적으로 증착한다. 이에 따라, 게이트 절연층(160)은 게이트 전극(170)의 상하면 및 측면에 접하도록 형성될 수 있다. 게이트 절연층(130)은 예를 들면, SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함할 수 있지만 이에 한정되는 것은 아니다.
게이트 절연층(160)의 내측 표면에는 게이트 전극(170)이 형성되어 있다. 게이트 전극(170)은 예를 들면, W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함할 수 있다. 하지만 이는 단지 예시적인 것이다.
도 18을 참조하면, 충진 절연층(150)의 일측 부분 및 타측 부분을 기판(105)의 표면에 수직인 방향으로 식각하여 제거한 다음 소스 전극(S) 및 드레인 전극(D)을 형성함으로써 3차원 강유전체 메모리 소자(100)를 완성한다. 충진 절연층(150)의 일측 부분과 타측 부분은 기판(105)의 표면에 나란한 제2 방향(y축 방향)으로 서로 이격되어 있다. 도 18에 도시된 3차원 강유전체 메모리 소자(100)의 평면은 도 1에 도시되어 있다. 소스 전극(S)과 드레인 전극(D) 사이에서 기판(105)의 표면에 나란한 제2 방향(y축 방향)으로 연장된 채널층(140)이 강유전체 전계효과 트랜지스터의 채널을 형성할 수 있다.
이상에서 설명된 3차원 강유전체 메모리 소자(100,200)는 다양한 전자 장치에서 데이터 저장을 위해 사용될 수 있다. 도 19는 예시적인 실시예들에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 19를 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 CPU(Central Processing Unit,1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM 소자를 포함할 수 있으며, 보조 스토리지(1700)은 전술한 3차원 강유전체 메모리 소자(100,200)를 포함할 수 있다. 경우에 따라, 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다. 이상에서 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400.. 3차원 강유전체 메모리 소자
101,102.. 제1, 제2 수직 적층 구조체
105.. 기판
111.. 절연층
120,220,320,420.. 중간 전극
130,230,330,430.. 강유전체층
140,240,340,440.. 채널층
150.. 충진 절연층
160,260,360,460.. 강유전체층
170,270,370,470.. 게이트 전극
S.. 소스 전극
D.. 드레인 전극
101,102.. 제1, 제2 수직 적층 구조체
105.. 기판
111.. 절연층
120,220,320,420.. 중간 전극
130,230,330,430.. 강유전체층
140,240,340,440.. 채널층
150.. 충진 절연층
160,260,360,460.. 강유전체층
170,270,370,470.. 게이트 전극
S.. 소스 전극
D.. 드레인 전극
Claims (20)
- 기판;
상기 기판 위로 적층된 복수의 절연층;
상기 복수의 절연층 사이에 마련된 복수의 게이트 전극;
상기 복수의 게이트 전극과 접하는 복수의 게이트 절연층;
상기 복수의 게이트 절연층과 접하는 복수의 중간 전극;
상기 복수의 중간 전극 및 상기 복수의 절연층과 접하는 강유전체층; 및
상기 강유전체층과 접하는 채널층;을 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 각 중간 전극은 소정 극성(polarity)의 전하를 포함하도록 구성된 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 게이트 전극은 상기 기판에 수직인 방향으로 적층되며, 상기 각 게이트 전극은 상기 기판에 나란한 방향으로 연장되는 3차원 강유전체 메모리 소자. - 제 3 항에 있어서,
상기 각 게이트 전극은 워드 라인에 전기적으로 연결되며, 상기 각 중간 전극은 플로팅 전극(floating electrode)인 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 중간 전극은 상기 기판에 나란한 제1 방향으로 상기 복수의 절연층의 측면으로부터 돌출되게 연장된 3차원 강유전체 메모리 소자. - 제 5 항에 있어서,
상기 강유전체층 및 상기 채널층은 상기 중간 전극의 돌출부에 대응하는 형상으로 형성되는 3차원 강유전체 메모리 소자. - 제 5 항에 있어서,
상기 게이트 절연층은 상기 기판에 나란한 상기 게이트 전극의 상하면 및 상기 기판에 수직인 상기 게이트 전극의 일측면에 마련되는 3차원 강유전체 메모리 소자. - 제 5 항에 있어서,
상기 게이트 절연층은 상기 게이트 전극의 일측면에 마련되는 3차원 강유전체 메모리 소자. - 제 5 항에 있어서,
상기 기판에 나란하며 상기 제1 방향에 수직인 제2 방향으로 상기 채널층의 양측에는 각각 소스 및 드레인 전극이 마련되는 3차원 강유전체 메모리 소자. - 제 9 항에 있어서,
상기 각 소스 전극은 소스 라인에 전기적으로 연결되며, 상기 각 드레인 전극은 비트 라인에 전기적으로 연결되는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 복수의 중간 전극은 상기 기판에 나란한 제1 방향으로 상기 복수의 절연층의 측면까지 연장된 3차원 강유전체 메모리 소자. - 제 11 항에 있어서,
상기 게이트 절연층은 상기 기판에 나란한 상기 게이트 전극의 상하면 및 상기 기판에 수직인 상기 게이트 전극의 일측면에 마련되는 3차원 강유전체 메모리 소자. - 제 11 항에 있어서,
상기 게이트 절연층은 상기 게이트 전극의 일측면에 마련되는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 전극과 상기 중간 전극은 각각 독립적으로 W, TiN, TaN, WN, NbN, Mo, Ru, Ir, RuO, IrO, 및 폴리 실리콘 중 적어도 하나를 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 절연층은 SiO, SiOC, SiON 및 SiN 중 적어도 하나를 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 강유전체층은 플로라이트(fluorite)계 물질, 질화물계 물질, 또는 페로브스카이트(perovskite)를 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연층은 SiO, SiN, AlO, HfO 및 ZrO 중 적어도 하나를 포함하는 3차원 강유전체 메모리 소자. - 제 1 항에 있어서,
상기 채널층은 상기 기판에 수직인 방향으로 연장되어 마련되는 3차원 강유전체 메모리 소자. - 제 17 항에 있어서,
상기 채널층은 상기 복수의 게이트 전극에 대응하여 공통으로 마련되는 메모리 소자. - 제 19 항에 있어서,
상기 채널층은 IV족 반도체, Ⅲ-Ⅴ족 반도체, 산화물 반도체, 질화물 반도체, 질산화물 반도체, 이차원 반도체 물질(2D semiconductor material), 양자점(quantum dot), 또는 유기 반도체를 포함하는 3차원 강유전체 메모리 소자.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220156765A KR20240074561A (ko) | 2022-11-21 | 2022-11-21 | 3차원 강유전체 메모리 소자 |
| US18/491,161 US20240172447A1 (en) | 2022-11-21 | 2023-10-20 | Three-dimensional ferroelectric memory device |
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020220156765A KR20240074561A (ko) | 2022-11-21 | 2022-11-21 | 3차원 강유전체 메모리 소자 |
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| Publication Number | Publication Date |
|---|---|
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ID=88833632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220156765A KR20240074561A (ko) | 2022-11-21 | 2022-11-21 | 3차원 강유전체 메모리 소자 |
Country Status (4)
| Country | Link |
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| Publication number | Publication date |
|---|---|
| EP4376567A1 (en) | 2024-05-29 |
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| CN118057934A (zh) | 2024-05-21 |
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