KR20090022185A - 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 93
- 238000003860 storage Methods 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000005641 tunneling Effects 0.000 claims description 18
- 230000000903 blocking effect Effects 0.000 claims description 16
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000011787 zinc oxide Substances 0.000 claims description 6
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000002159 nanocrystal Substances 0.000 claims description 3
- 239000002096 quantum dot Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims description 2
- 239000005751 Copper oxide Substances 0.000 claims description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 229910000431 copper oxide Inorganic materials 0.000 claims description 2
- 229910052733 gallium Inorganic materials 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 2
- 229910000480 nickel oxide Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 claims description 2
- 229910001887 tin oxide Inorganic materials 0.000 claims description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 155
- 238000002955 isolation Methods 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 239000010931 gold Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical class [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical class [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- -1 for example Chemical class 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical class [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
적층을 통해서 고집적이 가능한 비휘발성 메모리 소자, 그 스택 모듈 및 그 제조 방법이 제공된다. 이 비휘발성 메모리 소자에서, 하나 이상의 바닥 게이트 전극은 기판 상에 제공된다. 하나 이상의 전하 저장층은 상기 하나 이상의 바닥 게이트 전극 상에 제공된다. 그리고, 하나 이상의 반도체 채널층은 상기 하나 이상의 전하 저장층 상에 제공된다.
역전 구조, 버추얼 그라운드, 전하 저장층
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 데이터를 저장할 수 있는 비휘발성 메모리 소자, 그 스택 모듈 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 예를 들어, 플래시 메모리 소자가 고속도 및 고집적의 비휘발성 메모리 소자로 이용되고 있다.
비휘발성 메모리 소자는 통상적으로 벌크 반도체 기판 상에 플로팅 게이트 전극 및 제어 게이트 전극을 적층하여 형성한다. 하지만, 이러한 평면형(planar-type) 비휘발성 메모리 소자는 그 집적 기술의 한계로 인해서 그 용량과 속도를 높이는 데 한계가 있다.
이에 따라, 벌크 반도체 기판 또는 실리콘-온-절연체(silicon on insulator; SOI) 기판을 이용하여 3차원 비휘발성 메모리 소자가 제조되고 있다. 이러한 3차원 비휘발성 메모리 소자는 핀(fin)-구조의 채널을 이용함으로써 고성능 소자로 이용될 수 있다.
하지만, 벌크 반도체 기판을 이용한 3차원 비휘발성 메모리 소자는 수직으로 메모리 셀들을 적층한 스택 모듈로 확장되기 어렵다. 나아가, SOI 기판은 가격이 비싸고, 스택 모듈로 확장하기 위해서는 더욱 높은 비용을 요한다.
이에, 본 발명이 이루고자 하는 기술적 과제는 적층을 통해서 고집적이 가능한 비휘발성 메모리 소자 및 그 스택 모듈을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 하나 이상의 바닥 게이트 전극은 기판 상에 제공된다. 하나 이상의 전하 저장층은 상기 하나 이상의 바닥 게이트 전극 상에 제공된다. 그리고, 하나 이상의 반도체 채널층은 상기 하나 이상의 전하 저장층 상에 제공된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극이 상기 하나 이상의 반도체 채널층의 양측에 전기적으로 각각 연결될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 하나 이상 의 터널링 절연층이 상기 하나 이상의 반도체 채널층 및 상기 하나 이상의 전하 저장층 사이에 제공되고, 그리고/또는 하나 이상의 블로킹 절연층이 상기 하나 이상의 전하 저장층 및 상기 하나 이상의 바닥 게이트 전극 사이에 제공될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 하나 이상의 전하 저장층은 플로팅 게이트 타입 또는 전하-트랩 타입일 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 더 다른 예에 있어서, 상기 하나 이상의 바닥 게이트 전극은 상기 기판 상에 서로 이격 배치된 복수의 바닥 게이트 전극들을 포함하고, 상기 하나 이상의 반도체 채널층은 상기 복수의 바닥 게이트 전극들 상에 각각 배치된 복수의 반도체 채널층들을 포함 수 있다. 나아가, 복수의 소오스 전극들 및 복수의 드레인 전극들은 상기 복수의 반도체 채널층들 양쪽에 전기적으로 각각 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 스택 모듈은 상기 비휘발성 메모리 소자가 복수개 적층되어 제공된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 기판 상에 하나 이상의 바닥 게이트 전극을 형성한다. 상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 전하 저장층을 형성한다. 그리고, 상기 하나 이상의 전하 저장층 상에 하나 이상의 반도체 채널층을 형성한다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 일 예에 있어서, 상기 하나 이상의 반도체 채널층을 형성하는 단계 후, 상기 하나 이상의 전하 저장 층의 양측에 전기적으로 각각 연결되게 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극을 더 형성할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법의 다른 예에 있어서, 상기 하나 이상의 전하 저장층을 형성하기 전에 상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 블로킹 절연층을 더 형성하고, 그리고/또는 상기 하나 이상의 반도체 채널층을 형성하기 전에 상기 하나 이상의 전하 저장층 상에 하나 이상의 터널링 절연층을 더 형성할 수 있다.
본 발명에 따른 비휘발성 메모리 소자는 역전 구조(inverted structure)를 갖고, 3차원 형태의 적층 구조에 적합할 수 있다. 따라서, 비휘발성 메모리 소자들이 적층된 스택 구조는 동일한 평면 내에서 높은 집적도를 가질 수 있고, 따라서 높은 메모리 용량을 가질 수 있다.
본 발명에 따른 비휘발성 메모리 소자는 바이어스 라인들을 이용하여 버추얼 그라운드(virtual ground) 소자로 동작할 수 있다. 따라서, 비휘발성 메모리 소자는 노어(NOR) 구조뿐만 아니라, FN 터널링을 이용하여 동작하는 앤드(AND), 낸드(NAND) 또는 엔롬(NROM) 구조에 이용될 수 있다. 따라서, 비휘발성 메모리 소자는 높은 프로그램 및 소거 효율을 가질 수 있다.
본 발명에 따른 비휘발성 메모리 소자 및 스택 모듈은 고가의 SOI 기판 또는 본딩 기술을 이용하지 않고 박막 기술을 이용하여 경제적으로 제조될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 개략적인 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자(100)의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 비휘발성 메모리 소자(100)의 III-III'선에서 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 복수의 바닥 게이트 전극들(110)이 기판(105) 상에 제공될 수 있다. 예를 들어, 기판(105)은 전체가 절연 물질로 형성되거나 또는 반도체 웨이퍼 위에 절연 물질이 증착 또는 코팅된 구조를 포함할 수 있다. 하부 절연층(115)은 바닥 게이트 전극들(110) 사이를 매립할 수 있다.
바닥 게이트 전극들(110)은 기판(105) 위에 서로 이격되도록 배치될 수 있다. 바닥 게이트 전극들(110)은 워드 라인들로 이용될 수 있고, 비휘발성 메모리 소자(100)의 구조에 따라서 적절하게 배치될 수 있다. 따라서, 바닥 게이트 전극들(110)이 신장하는 방향을 워드 라인 방향으로 부를 수도 있다.
예를 들어, 비휘발성 메모리 소자(100)가 엔롬(NROM) 구조 또는 앤드(AND) 구조를 갖는 경우, 바닥 게이트 전극들(110)은 기판(105) 위에 라인-타입으로 배치 될 수 있다. 이 경우, 바닥 게이트 전극들(110) 각각과 커플링 된 메모리 셀들은 워드 라인을 공유할 수 있다. 나아가, 비휘발성 메모리 소자(100)가 하나의 메모리 셀로 구성된 경우, 하나의 바닥 게이트 전극(110)이 기판(105) 위에 제공될 수도 있다. 따라서, 바닥 게이트 전극들(110)의 수는 예시적으로 제시되었고, 비휘발성 메모리 소자(100)의 메모리 용량에 따라서 적절하게 선택될 수 있다.
복수의 전하 저장층들(125)은 바닥 게이트 전극들(110) 상에 제공될 수 있다. 전하 저장층들(125)은 전하를 저장하여 데이터 프로그램에 이용될 수 있다. 전하 저장층들(125)은 플로팅 게이트 타입일 수 있고, 이 경우 플로팅 게이트 전극으로 불릴 수도 있다. 전하 저장층들(125)은 도전층, 예컨대 폴리-실리콘 또는 금속을 포함할 수 있다. 이 경우, 전하 저장층들(125)은 서로 분리되어 배치될 수 있다.
전하 저장층들(125)의 수는 비휘발성 메모리 소자(100)의 메모리 용량에 따라서 선택될 수 있다. 예를 들어, 비휘발성 메모리 소자(100)가 단위셀을 나타내는 경우, 하나의 전하 저장층(125)이 하나의 바닥 게이트 전극(100) 상에 제공될 수 있다. 다른 예로, 비휘발성 메모리 소자(100)가 어레이 구조를 갖는 경우, 전하 저장층들(125)은 바닥 게이트 전극들(110) 위에 어레이 형태로 정렬될 수 있다.
복수의 반도체 채널층들(135)은 전하 저장층들(125) 각각 상에 배치될 수 있다. 반도체 채널층들(135)은 비휘발성 메모리 소자(100)가 동작될 때 전하의 도전 통로를 제공할 수 있다. 반도체 채널층들(135)은 바닥 게이트 전극들(110)을 가로질러 배치될 수 있다. 반도체 채널층들(135)의 수는 비휘발성 메모리 소자(100)의 메모리 용량에 따라서 적절하게 선택될 수 있다. 예를 들어, 반도체 채널층들(135)은 하나로 제공되거나 또는 복수개가 어레이 형태로 제공될 수 있다.
예를 들어, 반도체 채널층들(135)은 반도체 산화물을 포함할 수 있다. 이러한 반도체 산화물은 아연 산화물(예컨대, ZnO), 주석 산화물(예컨대, SnO2), 인듐-주석 산화물(예컨대, ITO), 인듐-아연 산화물(예컨대, IZO), 구리 산화물(예컨대, Cu2O), 니켈 산화물(예컨대, NiO), 티타늄 산화물(예컨대, TiO2), (알루미늄, 갈륨, 인듐)-도핑된 아연 산화물(ZnO), (질소, 인, 비소)-도핑된 아연 산화물(ZnO) 또는 비정질-GIZO(예컨대, Ga2O3-In2O3-ZnO)를 포함할 수 있다. 다른 예로, 반도체 채널층들(135)은 비정질-실리콘, 폴리-실리콘, 에피택셜 실리콘, 게르마늄(Ge) 또는 폴리머를 포함할 수 있다.
폴리-실리콘은 복수의 층들로 적층하기 용이한 반면 단결정 실리콘에 비해서 결정결함을 갖는다는 점에서 불리하다. 하지만, 단결정 실리콘은 적층 구조로 만들기 어렵고, 본딩 구조를 이용하는 경우에는 높은 비용을 요한다. 이에 반해, 반도체 산화물들은 저렴한 비용으로 용이하게 적층할 수 있으면서도, 결정결함 면에서 자유롭다는 이점이 있다.
반도체 채널층들(135), 전하 저장층들(125) 및 바닥 게이트 전극들(110)은 서로 층간 절연층(120)에 의해서 절연될 수 있다. 예를 들어, 복수의 블로킹 절연층들(122)이 바닥 게이트 전극들(110) 및 전하 저장층들(125) 사이에 개재되고, 복수의 터널링 절연층들(130)이 전하 저장층들(125) 및 반도체 채널층들(135) 사이에 개재될 수 있다. 블로킹 절연층들(122) 및 전하 저장층들(125)은 서로 구분되지 않고 하나의 층간 절연층(120)을 이루거나 또는 서로 다른 물질로 형성되어 분리될 수도 있다.
터널링 절연층들(130)은 전하 저장층들(125) 및 반도체 채널층들(135) 사이에 전하의 터널링을 허용하도록 적절한 물질 및 적절한 두께로 선택될 수 있다. 블로킹 절연층들(122)은 전하 저장층들(125)에 저장된 저하가 바닥 게이트 전극들(110)로 역터널링되지 않도록 적절한 물질 및 적절한 두께로 선택될 수 있다. 예를 들어, 터널링 절연층들(130) 및 블로킹 절연층들(122)은 산화물, 질화물, 또는 고유전율 절연물에서 하나의 층 또는 복수의 층으로 선택될 수 있다.
고유전율 절연물은 산화물 및 질화물보다 높은 유전 상수를 갖는 절연물을 지칭하며, 예를 들어, 하프늄 산화물(예컨대, HfO2), 하프늄-실리콘 산화물(예컨대, HfSiO), 알루미늄 산화물(예컨대 Al2O3), 티타늄 산화물(예컨대, TiO2), 탄탈륨 산화물(예컨대, Ta2O5), 지르코늄 산화물(예컨대, ZrO2) 등을 포함할 수 있다.
하나 이상의 소오스 전극(140) 및 하나 이상의 드레인 전극(145)은 반도체 채널층들(135)의 양측에 전기적으로 연결되도록 층간 절연층(120) 상에 배치될 수 있다. 소오스 전극(140) 및 드레인 전극(145)은 바닥 게이트 전극들(110)을 가로질러 신장될 수 있다. 예를 들어, 소오스 전극(140) 및 드레인 전극(145)은 반도체 채널층들(135)의 측면을 덮고 그 상부로 더 신장될 수 있다.
반도체 채널층들(135) 사이에 배치된 소오스 전극(140) 및/또는 드레인 전 극(145)은 그 양쪽의 반도체 채널층들(135)에 공유로 연결될 수 있다. 소오스 전극(140) 및 드레인 전극(145)은 비휘발성 메모리 소자(100)에 인가되는 파워의 방향에 따라서 서로 뒤바뀌어 불릴 수도 있다. 예를 들어, 소오스 전극(140) 및 드레인 전극(145)은 IZO(indium zinc oxide), ITO(indium tin oxide), 티타늄/금(Ti/Au), 몰리브덴(Mo), 루쎄늄(Ru), 알루미늄(Al), 백금/티타늄(Pt/Ti), 알루미늄/금(Al/Au), 구리(Cu) 등에서 적절하게 선택될 수 있다.
비휘발성 메모리 소자(100)에서, 반도체 채널층들(135)은 바닥 게이트 전극들(110) 위에 배치된다. 이러한 구조는 반도체 기판 상에 제어 게이트 전극이 배치되는 통상적인 플래시 메모리 소자의 배치와는 반대된다. 이러한 의미에서, 비휘발성 메모리 소자(100)는 역전 구조(inverted structure)를 갖는다고 할 수 있다. 이러한 역전 구조에서, 반도체 채널층들(135)은 벌크 반도체 기판을 이용하지 않고 박막 구조로 제공될 수 있다. 따라서, 비휘발성 메모리 소자(100)는 3차원 형태의 적층 구조에 적합할 수 있다.
도 4를 참조하면, 도 2의 비휘발성 메모리 소자(100)의 변형된 예에 해당하는 비휘발성 메모리 소자(100a)가 도시된다.
도 4를 참조하면, 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135) 상에 이격 배치될 수 있다. 분리 절연층(132)은 반도체 채널층들(135) 사이에 개재될 수 있다. 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135)의 양측 가장자리로부터 분리 절연층(132) 상으로 각각 신장될 수 있다. 이러한 구조는 분리 절연층(132)을 평탄화 시켜 소오스 전극(140a) 및 드레인 전 극(145a)의 구조를 단순화하는 데 이점을 가질 수 있다.
도 5는 도 1의 비휘발성 메모리 소자(100)의 등가 회로도이다.
도 1 내지 도 5를 같이 참조하면, 바닥 게이트 전극들(110)이 워드 라인들(WL1, WL2)에 대응할 수 있다. 소오스 전극(140)은 공통 라인(CL)에 대응하고, 드레인 전극들(145)은 비트 라인들(BL1, BL2)에 대응할 수 있다. 바닥 게이트 전극들(110), 전하 저장층들(125) 및 반도체 채널층들(135)의 적층 구조는 메모리 셀들(MC)에 대응할 수 있다. 반도체 채널층들(135)은 바이어스 라인들(G1, G2)의 일부로 이용될 수 있다. 비트 라인들(BL1, BL2) 및 워드 라인들(WL1, WL2)의 수는 예시적으로 도시되었고, 본 발명의 범위를 제한하지 않는다.
비휘발성 메모리 소자(100)는 바이어스 라인들(G1, G2)을 이용하여 버추얼 그라운드(virtual ground) 소자로 동작할 수 있다. 즉, 바이어스 라인들(G1, G2)은 비휘발성 메모리 소자(100)의 프로그램 및 소거 동작 시 반도체 채널층들(135)을 접지시키기 위해서 이용될 수 있다. 따라서, 비휘발성 메모리 소자(100)는 노어(NOR) 구조뿐만 아니라, FN 터널링을 이용하여 동작하는 앤드(AND), 낸드(NAND) 또는 엔롬(NROM) 구조에 이용될 수 있다. 따라서, 비휘발성 메모리 소자(100)의 프로그램 및 소거 효율이 높아질 수 있다.
메모리 셀들(MC)의 프로그램, 읽기 및 소거 동작은 통상적인 플래시 메모리 소자의 메모리 셀들의 동작과 같다. 예를 들어, 프로그램 동작은 채널-핫 전자 주입 또는 FN 터널링을 이용할 수 있고, 소거 동작은 FN 터널링을 이용할 수 있다.
따라서, 비휘발성 메모리 소자(100)는 3차원 적층 구조에 용이하면서도, 반 도체 채널층들(135)을 바이어스 라인들(G1, G2)로 이용할 수 있다. 이에 따라, 비휘발성 메모리 소자(100)의 집적도가 크게 높아질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 개략적인 사시도이다. 도 7은 도 6의 비휘발성 메모리 소자(200)의 VII-VII'선에서 절취한 단면도이고, 도 8은 도 6의 비휘발성 메모리 소자(200)의 VIII-VIII'선에서 절취한 단면도이다. 비휘발성 메모리 소자(200)는 도 1 내지 도 3의 비휘발성 메모리 소자(100)에서 일부 구성을 변형한 것이고, 따라서 두 실시예들에서 중복된 설명은 생략된다. 비휘발성 메모리 소자(200)의 등가 회로는 도 5를 참조할 수 있다.
도 6 내지 도 8을 참조하면, 전하 저장층(225)은 전하-트랩 타입으로 제공될 수 있다. 예를 들어, 전하 저장층(225)은 기판(105) 상에 하나의 층으로 제공될 수 있다. 따라서, 전하 저장층(225)은 메모리 셀들(MC)에서 서로 분리되지 않을 수 있다. 하지만, 전하 저장층(225)은 국부적인 전하 트랩이 가능하기 때문에, 메모리 셀들(MC)에 저장된 전하들은 해당하는 전하 트랩 위치에 국부적으로 고정될 수 있다. 따라서, 전하 저장층(225)이 하나의 층으로 제공되더라고, 메모리 셀들(MC)의 전하는 서로 구분될 수 있다.
나아가, 전하 저장층(225)은 하나의 메모리 셀(MC) 내에서도 좌우로 분리된 트랩 사이트들(T1, T2)을 가질 수도 있다. 이 경우, 좌측 트랩 사이트(T1)를 이용하 여 1 비트의 데이터를 저장하고, 우측 트랩 사이트(T2)를 이용하여 다른 1 비트의 데이터를 저장할 수 있다. 이러한 2 비트의 데이터는 정방향 읽기 및/또는 역방향 읽기 동작을 이용하여 판독될 수 있다. 따라서, 비휘발성 메모리 소자(100)는 하나의 메모리 셀(MC)을 이용하여 2 비트의 데이터를 처리할 수 있다.
예를 들어, 전하 저장층(225)은 전하 트랩 사이트들을 갖는 실리콘 질화물, 나노크리스탈들 또는 양자 도트들을 포함하 수 있다. 나노크리스탈들 또는 양자 도트들은 전하 트랩을 위해서 실리콘 또는 금속의 미세 구조들을 포함할 수 있다.
한편, 전하-트랩 타입의 전하 저장층(225)은 도 7과는 달리, 도 2에서와 같이 메모리 셀들(MC)에 따라 서로 분리되게 복수개 배치될 수도 있다.
블로킹 절연층(222)은 전하 저장층(225) 및 바닥 게이트 전극들(110) 사이에 개재될 수 있다. 터널링 절연층(230)은 전하 저장층(225) 및 반도체 채널층(135) 사이에 개재될 수 있다.
도 9는 도 7의 비휘발성 메모리 소자(200)에 변형된 예에 해당하는 비휘발성 메모리 소자(200a)를 보여주는 단면도이다.
도 9를 참조하면, 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135) 상에 이격 배치될 수 있다. 분리 절연층(232)은 반도체 채널층들(135) 사이에 개재될 수 있다. 소오스 전극(140a) 및 드레인 전극(145a)은 반도체 채널층들(135)의 양측 가장자리로부터 분리 절연층(232)으로 각각 신장될 수 있다. 이러한 구조는 분리 절연층(232)을 평탄화 시켜 소오스 전극(140a) 및 드레인 전 극(145a)의 구조를 단순화하는 데 이점을 가질 수 있다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 10을 참조하면, 기판(105) 상에 하나 이상의 바닥 게이트 전극들(110)을 형성할 수 있다. 기판(105)은 전체가 절연 물질로 형성되거나 또는 반도체 웨이퍼 위에 절연물질이 증착 또는 코팅된 구조를 포함할 수 있다. 바닥 게이트 전극들(110)은 도전층을 증착한 후 패터닝하여 형성할 수 있다. 예를 들어, 도전층은 폴리-실리콘, 몰리브덴(Mo), 백금(Pt), 니켈(Ni), IZO(indium zinc oxide), 알루미늄(Al), 텅스텐(W) 등을 포함할 수 있다.
도 11을 참조하면, 바닥 게이트 전극들(110) 사이를 매립하는 하부 절연층(115)을 형성할 수 있다. 예를 들어, 하부 절연층(115)은 바닥 게이트 전극들(110) 상에 절연층을 형성한 후, 이를 평탄화하여 형성할 수 있다. 예를 들어, 평탄화는 화학적기계적연마(chemical mechanical polishing; CMP) 또는 에치백(etch-back)을 이용할 수 있다.
도 12를 참조하면, 바닥 게이트 전극들(110) 상에 하나 이상의 전하 저장층들(125) 및 층간 절연층(120)을 형성할 수 있다. 예를 들어, 바닥 게이트 전극들(110) 상에 블로킹 절연층(122)/전하 저장층들(125)/터널링 절연층(130)의 적층 구조를 형성할 수 있다. 전하 저장층들(125)은 블로킹 절연층(122) 상에 하나의 층으로 형성된 후 복수개로 패터닝될 수 있다.
터널링 절연층(130) 및 블로킹 절연층(122)은 서로 구분되지 않고 층간 절연층(120)으로 불리거나 또는 서로 구분되어 불릴 수도 있다. 나아가, 터널링 절연층(130) 및 블로킹 절연층(122)이 전하 저장층들(125)과 같이 패터닝되어 복수개로 분리될 수도 있다.
도 13을 참조하면, 층간 절연층(120) 상에 하나 이상의 반도체 채널층들(135)을 형성할 수 있다. 예를 들어, 반도체 채널층들(135)은 반도체 물질을 층으로 증착한 후 패터닝하여 형성할 수 있다. 반도체 채널층들(135)은 바닥 게이트 전극들(110)을 가로질러 배치될 수 있다.
도 14를 참조하면, 반도체 채널층들(135)의 양측에 하나 이상의 소오스 전극들(140) 및 하나 이상의 드레인 전극들(145)을 형성할 수 있다. 소오스 전극들(140) 및 드레인 전극들(145)은 반도체 채널층들(135)의 양 측면들에 각각 전기적으로 연결되거나 또는 반도체 채널층들(135)의 양측 가장자리들에 각각 전기적으로 연결될 수 있다.
예를 들어, 소오스 전극들(140) 및 드레인 전극들(145)은 전극 물질을 반도체 채널층들(135) 위에 증착한 후 패터닝하여 형성할 수 있다. 예를 들어, 전극 물질은 IZO(indium zinc oxide), ITO(indium tin oxide), 티타늄/금(Ti/Au), 몰리브덴(Mo), 루쎄늄(Ru), 알루미늄(Al), 백금/티타늄(Pt/Ti), 알루미늄/금(Al/Au), 구리(Cu) 등에서 적절하게 선택될 수 있다.
전술한 제조 방법에 따르면, SOI 기판 또는 본딩 기술을 이용하지 않고, 박막 기술을 이용하여 3차원 구조의 비휘발성 메모리 소자(100)를 경제적으로 제조할 수 있다.
한편, 전술한 비휘발성 메모리 소자(100)의 제조 방법은 도 4의 비휘발성 메모리 소자(100a)의 제조 방법에도 적용될 수 있다. 예를 들어, 도 14에서, 반도체 채널층들(135) 사이를 매립하는 분리 절연층(132)을 형성하고, 이어서 분리 절연층(132) 상에 소오스 전극들(140) 및 드레인 전극들(145)을 형성할 수 있다. 분리 절연층(132)은 적절한 절연층을 증착한 후 평탄화하여 형성할 수 있다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자(200)의 제조 방법을 보여주는 단면도들이다. 비휘발성 메모리 소자(200)의 제조 방법은 도 10 및 도 11의 비휘발성 메모리 소자(100)의 제조 방법을 이용할 수 있고, 두 실시예들에서 중복된 설명은 생략된다.
도 15를 참조하면, 바닥 게이트 전극들(110) 상에 블로킹 절연층(222)을 형성하고, 블로킹 절연층(222) 상에 전하 저장층(225)을 형성하고, 전하 저장층(225) 상에 터널링 절연층(230)을 형성할 수 있다.
도 16을 참조하면, 터널링 절연층(230) 상에 반도체 채널층들(135)을 형성할 수 있다. 예를 들어, 반도체 채널층들(135)은 바닥 게이트 전극들(110)을 가로질러 배치될 수 있다.
도 17을 참조하면, 반도체 채널층들(135)의 양측에 소오스 전극들(140) 및 드레인 전극들(145)을 형성할 수 있다. 소오스 전극들(140) 및 드레인 전극들(145)은 반도체 채널층들(135)의 양 측면들에 각각 연결되거나 또는 반도체 채널층들(135)의 양측 가장자리들에 각각 연결될 수 있다.
한편, 전술한 비휘발성 메모리 소자(200)의 제조 방법은 도 9의 비휘발성 메모리 소자(200a)의 제조 방법에도 적용될 수 있다. 예를 들어, 도 17에서, 반도체 채널층들(135) 사이를 매립하는 분리 절연층(232)을 형성하고, 이어서 분리 절연층(232) 상에 소오스 전극들(140) 및 드레인 전극들(145)을 형성할 수 있다. 분리 절연층(232)은 적절한 절연층을 증착한 후 평탄화하여 형성할 수 있다.
도 18은 본 발명의 일 실시예에 따른 스택 모듈(300)을 보여주는 사시도이다.
도 18을 참조하면, 복수의 단위 모듈들(310, 320, 330)이 서로 적층될 수 있다. 단위 모듈들(310, 320, 330)은 도 1 내지 9의 비휘발성 메모리 소자들(100, 100a, 200, 200a) 가운데 어느 하나와 동일한 구조를 가질 수 있다. 따라서, 스택 모듈(300)은 비휘발성 메모리 소자들(100, 100a, 200, 200a)을 3차원 구조로 확장한 것일 수 있다.
전술한 바와 같이, 비휘발성 메모리 소자들(100, 100a, 200, 200a)은 박막 기술을 이용하여 적층이 용이하다. 따라서, 단위 모듈들(310, 320, 330)은 스택 모듈(300)로 용이하게 배치될 수 있다. 스택 모듈(300)은 동일 평면 내에서 복수의 층으로 배치된 단위 모듈들(310, 320, 330)을 포함하기 때문에, 높은 집적도를 가질 수 있다. 특히, 적층되는 단위 모듈들(310, 320, 330)의 수를 늘림으로써 스택 모듈(300)의 집적도를 더 높일 수 있다.
이하에서 도 19 내지 도 22를 참조하여 실험예들을 이용하여 본 발명을 더 설명한다. 실험예에서, 바닥 게이트 전극(110)으로 몰리브덴(Mo)이 사용되었고, 전하 저장층(225)으로 전하-트랩 타입의 실리콘 질화물이 이용되었고, 반도체 채널층(135)으로 비정질-GIZO가 이용되었다.
도 19 및 도 20은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압-전류 특성을 나타내는 그래프들이다.
도 19를 참조하면, 게이트 전압(Vgs)에 따른 드레인 전류(ID)가 도시된다. 게이트 전압(Vgs)은 바닥 게이트 전극(110)에 인가되고, 드레인 전류(ID)는 드레인 전극들(145)에서 측정된다. 드레인 전압(Vds)은 0.1V, 0.55V 및 1.0V로 순차로 인가되었다. 게이트 전압(Vgs)이 약 -0.5 V보다 커지면 드레인 전류(ID)가 급격하게 증가하였다. 이러한 게이트 전압(Vgs) 및 드레인 전압(Vds)에 따른 드레인 전류(ID)는 통상적인 트랜지스터의 특성과 유사하다.
도 20을 참조하면, 드레인 전압(Vds)에 따른 드레인 전류(ID)가 도시된다. 게이트 전압(Vgs)은 2.0V, 3.0V, 4.0V, 5.0V로 순차로 인가되었다. 게이트 전압(Vgs) 및 드레인 전압(Vds)에 따른 드레인 전류(ID)는 통상적인 트랜지스터의 특성과 유사하다.
도 21은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 프로그램/소거 특성을 보여주는 그래프이다.
도 21을 참조하면, 드레인 전압(Vds)이 1.1V인 경우, 프로그램/소거 시간에 따른 문턱 전압의 변화가 도시된다. 프로그램 전압은 20V이고, 소거 전압은 -20V로 유지되었다. 프로그램 유지 시간이 지남에 따라서 문턱전압이 점차 상승하는 것을 알 수 있다. 예를 들어, 프로그램 시간이 약 10초인 경우 문턱전압은 약 2.5V 만큼 상승하였다. 따라서, 비휘발성 메모리 소자를 이용하여 프로그램 동작이 가능하다는 것을 알 수 있다.
소거 유지 시간이 지남에 따라서, 문턱전압은 10초까지는 천천히 감소하다가 10초 이후에는 급격하게 감소하였다. 소거 유지 시간이 약 100초인 경우, 문턱전압은 약 -2.0V 감소하였다. 따라서, 비휘발성 메모리 소자를 이용하여 소거 동작이 가능하다는 것을 알 수 있다.
도 22는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 리텐션 특성을 보여주는 그래프이다.
도 22를 참조하면, 드레인 전압(Vds)이 1.1V인 경우 리텐션 시간에 따른 문턱 전압의 변화가 도시된다. 프로그램 후 리텐션 시간이 지남에 따라서 문턱전압이 천천히 감소하고, 소거 후 리텐션 시간이 지남에 따라서 문턱전압이 천천히 증가한 것을 알 수 있다. 약 리텐션 시간이 104초 지난 경우, 프로그램 및 소거 동작에 대한 윈도우는 약 1V 내외 인 것을 알 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 비휘발성 메모리 소자의 III-III'선에서 절취한 단면도이고;
도 4는 도 2의 비휘발성 메모리 소자의 변형된 예를 보여주는 단면도이고;
도 5는 도 1의 비휘발성 메모리 소자의 등가 회로도이고;
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;
도 7은 도 6의 비휘발성 메모리 소자의 VII-VII'선에서 절취한 단면도이고;
도 8은 도 6의 비휘발성 메모리 소자의 VIII-VIII'선에서 절취한 단면도이고;
도 9는 도 7의 비휘발성 메모리 소자의 변형된 예를 보여주는 단면도이고;
도 10 내지 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 18은 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 사시도이고;
도 19 및 도 20은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 전압-전류 특성을 나타내는 그래프들이고;
도 21은 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 프로그램/소거 특성을 보여주는 그래프이고; 그리고
도 22는 본 발명의 일 실험예에 따른 비휘발성 메모리 소자의 리텐션 특성을 보여주는 그래프이다.
Claims (31)
- 기판 상의 하나 이상의 바닥 게이트 전극;상기 하나 이상의 바닥 게이트 전극 상의 하나 이상의 전하 저장층; 및상기 하나 이상의 전하 저장층 상의 하나 이상의 반도체 채널층을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하나 이상의 반도체 채널층의 양측에 전기적으로 각각 연결된 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극은 상기 하나 이상의 반도체 채널층의 양 단부로부터 상부로 각각 신장된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극은 상기 하나 이상의 반도체 채널층 상에 이격 배치된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 하나 이상의 반도체 채널층 및 상기 하나 이상의 전하 저장층 사이의 하나 이상의 터널링 절연층을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하나 이상의 전하 저장층 및 상기 하나 이상의 바닥 게이트 전극 사이의 하나 이상의 블로킹 절연층을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하나 이상의 전하 저장층은 플로팅 게이트 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 7 항에 있어서, 상기 하나 이상의 전하 저장층은 폴리-실리콘 또는 금속을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하나 이상의 전하 저장층은 전하-트랩 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 하나 이상의 전하 저장층은 실리콘 질화물, 나노크리스탈들 또는 양자 도트들을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하나 이상의 반도체 채널층은 반도체 산화물을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 11 항에 있어서, 산기 반도체 산화물은 아연 산화물, 주석 산화물, 인듐-주석 산화물, 인듐-아연 산화물, 구리 산화물, 니켈 산화물, 티타늄 산화물, (알루미늄, 갈륨, 인듐)-도핑된 아연 산화물, (질소, 인, 비소)-도핑된 아연 산화물 또는 비정질-GIZO를 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 하나 이상의 반도체 채널층은 비정질-실리콘, 폴리-실리콘, 에피택셜 실리콘, 게르마늄 또는 폴리머를 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 하나 이상의 바닥 게이트 전극은 상기 기판 상에 서로 이격 배치된 복수의 바닥 게이트 전극들을 포함하고,상기 하나 이상의 반도체 채널층은 상기 복수의 바닥 게이트 전극들 상에 각각 배치된 복수의 반도체 채널층들을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 복수의 반도체 채널층들은 상기 복수의 바닥 게이트 전극들을 가로질러 배치된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 하나 이상의 전하 저장층은 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 각각 개재된 복수의 전하 저장층들을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 복수의 전하 저장층들은 플로팅 게이트 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 하나 이상의 전하 저장층은 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 개재된 하나의 전하 저장층을 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 18 항에 있어서, 상기 하나의 전하 저장층은 전하-트랩 타입인 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 복수의 반도체 채널층들 양쪽에 전기적으로 각각 연결된 복수의 소오스 전극들 및 복수의 드레인 전극들을 더 포함하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 20 항에 있어서, 상기 복수의 소오스 전극들 및 복수의 드레인 전극들은 상기 복수의 바닥 게이트 전극들을 가로질러 배치된 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 1 항 내지 제 21 항의 비휘발성 메모리 소자가 복수개 적층된 것을 특징으로 하는 스택 모듈.
- 기판 상에 하나 이상의 바닥 게이트 전극을 형성하는 단계;상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 전하 저장층을 형성하는 단계; 및상기 하나 이상의 전하 저장층 상에 하나 이상의 반도체 채널층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 23 항에 있어서, 상기 하나 이상의 반도체 채널층을 형성하는 단계 후,상기 하나 이상의 전하 저장층의 양측에 전기적으로 각각 연결되게 하나 이상의 소오스 전극 및 하나 이상의 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 23 항에 있어서, 상기 하나 이상의 전하 저장층을 형성하기 전에, 상기 하나 이상의 바닥 게이트 전극 상에 하나 이상의 블로킹 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 23 항에 있어서, 상기 하나 이상의 반도체 채널층을 형성하기 전에, 상기 하나 이상의 전하 저장층 상에 하나 이상의 터널링 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 23 항에 있어서, 상기 하나 이상의 바닥 게이트 전극을 형성하는 단계는 상기 기판 상에 서로 이격되게 복수의 바닥 게이트 전극들을 형성하여 수행하고,상기 하나 이상의 반도체 채널층을 형성하는 단계는 상기 하나 이상의 전하 저장층 상에 복수의 반도체 채널층들을 형성하여 수행하는 것을 포함하는 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 27 항에 있어서, 상기 복수의 반도체 채널층들은 상기 복수의 바닥 게이트 전극들을 가로질러 배치되도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 27 항에 있어서, 상기 복수의 반도체 채널층들을 형성한 후, 상기 복수의 반도체 채널층들 양쪽에 전기적으로 각각 연결되도록 복수의 소오스 전극들 및 복수의 드레인 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 27 항에 있어서, 상기 하나 이상의 전하 저장층을 형성하는 단계는 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 각각 개재되도록 복수의 전하 저장층들을 형성하여 수행하는 것을 특징으로 하는 역전 구조의 비휘발성 메모리 소자.
- 제 27 항에 있어서, 상기 하나 이상의 전하 저장층을 형성하는 단계는 상기 복수의 바닥 게이트 전극들 및 상기 복수의 반도체 채널층들 사이에 개재되도록 하나의 전하 저장층을 형성하여 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070087306A KR101283539B1 (ko) | 2007-08-29 | 2007-08-29 | 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법 |
| US12/073,398 US7994588B2 (en) | 2007-08-29 | 2008-03-05 | Inverted nonvolatile memory device, stack module, and method of fabricating the same |
| JP2008189006A JP2009060087A (ja) | 2007-08-29 | 2008-07-22 | 逆転構造の不揮発性メモリ素子、そのスタックモジュール及びその製造方法 |
| CNA2008101313455A CN101378076A (zh) | 2007-08-29 | 2008-08-06 | 反向非易失性存储装置、堆叠模块及该装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070087306A KR101283539B1 (ko) | 2007-08-29 | 2007-08-29 | 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090022185A true KR20090022185A (ko) | 2009-03-04 |
| KR101283539B1 KR101283539B1 (ko) | 2013-07-15 |
Family
ID=40406035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070087306A KR101283539B1 (ko) | 2007-08-29 | 2007-08-29 | 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7994588B2 (ko) |
| JP (1) | JP2009060087A (ko) |
| KR (1) | KR101283539B1 (ko) |
| CN (1) | CN101378076A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9331210B2 (en) | 2010-09-03 | 2016-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DK1781787T3 (en) * | 2004-08-23 | 2017-07-31 | Sylentis Sau | TREATMENT OF EYE DISORDERS FEATURED BY AN INCREASED INTRAOCULAR PRESSURE WITH SIRNAS |
| JP5388537B2 (ja) * | 2008-10-20 | 2014-01-15 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| JP5317664B2 (ja) * | 2008-12-17 | 2013-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US9087025B2 (en) * | 2009-02-05 | 2015-07-21 | Micron Technology, Inc. | Data encoding using spare channels in a memory system |
| KR20100111163A (ko) * | 2009-04-06 | 2010-10-14 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| JP2010267705A (ja) * | 2009-05-13 | 2010-11-25 | Panasonic Corp | 半導体メモリセルおよびその製造方法 |
| KR101694877B1 (ko) * | 2009-10-16 | 2017-01-11 | 삼성전자주식회사 | 그라핀 소자 및 그 제조 방법 |
| CN102612714B (zh) * | 2009-11-13 | 2016-06-29 | 株式会社半导体能源研究所 | 半导体器件及其驱动方法 |
| WO2011058864A1 (en) * | 2009-11-13 | 2011-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Device including nonvolatile memory element |
| WO2011062029A1 (en) * | 2009-11-18 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US8441009B2 (en) * | 2009-12-25 | 2013-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8514626B2 (en) * | 2011-07-26 | 2013-08-20 | Micron Technology, Inc. | Memory cells and methods of storing information |
| CN102543886B (zh) * | 2012-01-05 | 2014-09-03 | 复旦大学 | 一种栅控二极管半导体存储器器件的制造方法 |
| US8791003B2 (en) * | 2012-06-21 | 2014-07-29 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits with fluorine passivation |
| US8994006B2 (en) * | 2012-10-02 | 2015-03-31 | International Business Machines Corporation | Non-volatile memory device employing semiconductor nanoparticles |
| US9269822B2 (en) | 2013-09-12 | 2016-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US9812545B2 (en) * | 2014-10-30 | 2017-11-07 | City University Of Hong Kong | Electronic device for data storage and a method of producing an electronic device for data storage |
| CN105140299B (zh) * | 2015-10-14 | 2017-12-15 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4538693B2 (ja) * | 1998-01-26 | 2010-09-08 | ソニー株式会社 | メモリ素子およびその製造方法 |
| US6566685B2 (en) * | 2000-04-12 | 2003-05-20 | Casio Computer Co., Ltd. | Double gate photo sensor array |
| US6905908B2 (en) | 2002-12-26 | 2005-06-14 | Motorola, Inc. | Method of fabricating organic field effect transistors |
| US7282782B2 (en) * | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| KR100680001B1 (ko) * | 2006-04-05 | 2007-02-08 | 광주과학기술원 | 고분자 전하 저장층을 이용한 유기 전계효과 트랜지스터기반 비휘발성 유기물 트랜지스터 메모리 및 그 제조방법 |
-
2007
- 2007-08-29 KR KR1020070087306A patent/KR101283539B1/ko not_active IP Right Cessation
-
2008
- 2008-03-05 US US12/073,398 patent/US7994588B2/en not_active Expired - Fee Related
- 2008-07-22 JP JP2008189006A patent/JP2009060087A/ja active Pending
- 2008-08-06 CN CNA2008101313455A patent/CN101378076A/zh active Pending
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| US9425199B2 (en) | 2010-09-03 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
| US9704960B2 (en) | 2010-09-03 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009060087A (ja) | 2009-03-19 |
| US20090057745A1 (en) | 2009-03-05 |
| CN101378076A (zh) | 2009-03-04 |
| US7994588B2 (en) | 2011-08-09 |
| KR101283539B1 (ko) | 2013-07-15 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |