CN101378076A - 反向非易失性存储装置、堆叠模块及该装置的制造方法 - Google Patents
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Abstract
本发明公开了一种反向非易失性存储装置、堆叠模块及该装置的制造方法。具体地讲，示例实施例提供了一种可通过堆叠来集成的非易失性存储装置、堆叠模块以及该非易失性存储装置的制造方法。在根据示例实施例的非易失性存储装置中，可在基底上形成至少一个底部栅电极。在该至少一个底部栅电极上可形成至少一个电荷存储层，在该至少一个电荷存储层上可形成至少一个半导体沟道层。
Description
技术领域
示例实施例涉及一种半导体装置，更具体地讲，涉及一种非易失性存储装置、堆叠模块以及该非易失性存储装置的制造方法。
背景技术
在半导体产品具有小尺寸的同时，也会要求半导体产品处理大容量的数据。因此，会期望提高用于半导体产品的非易失性存储装置的操作速度和/或集成密度。
通常，可通过在体(bulk)半导体基底上堆叠浮置栅电极和控制栅电极来形成非易失性存储装置。然而，集成技术的局限性会限制平面型非易失性存储装置的容量和速度的提高。
响应于这些局限性，已利用体半导体基底或绝缘体上硅(SOI)基底制造了三维非易失性存储装置。传统的三维非易失性存储装置可包括翅式结构(fin structure)的沟道，并可用作高性能装置。
发明内容
示例实施例提供了一种非易失性存储装置，该非易失性存储装置可通过堆叠而制得集成度更高。
示例实施例还提供了一种堆叠模块。
示例实施例还提供了该非易失性存储装置的制造方法。
根据示例实施例，一种具有反向结构的非易失性存储装置可包括:至少一个底部栅电极，形成在基底上；至少一个电荷存储层，形成在所述至少一个底部栅电极上；至少一个半导体沟道层，形成在所述至少一个电荷存储层上。
该非易失性存储装置还可包括至少一个源电极和至少一个漏电极，其中，所述至少一个源电极和所述至少一个漏电极分离地电连接到所述至少一个半导体沟道层。
该非易失性存储装置还可包括至少一个隧穿绝缘层和至少一个阻挡绝缘层，其中，所述至少一个隧穿绝缘层在所述至少一个半导体沟道层与所述至少一个电荷存储层之间，所述至少一个阻挡绝缘层在所述至少一个电荷存储层与所述至少一个底部栅电极之间。
所述至少一个电荷存储层可为浮栅型或电荷捕获型。
所述至少一个底部栅电极可包括在基底上彼此分离的多个底部栅电极，所述至少一个半导体沟道层可包括设置在所述底部栅电极上的多个半导体沟道层。该非易失性存储装置还可包括多个源电极和多个漏电极，其中，所述多个源电极和所述多个漏电极分离地电连接到所述半导体沟道层的两侧。
示例实施例还提供了一种堆叠模块，在该堆叠模块中堆叠有多个非易失性存储装置。
示例实施例还提供了一种非易失性存储装置的制造方法，该方法可包括:在基底上形成至少一个底部栅电极；在所述至少一个底部栅电极上形成至少一个电荷存储层；在所述至少一个电荷存储层上形成至少一个半导体沟道层。
在形成所述至少一个半导体沟道层之后，该方法还可包括:形成至少一个源电极和至少一个漏电极，其中，所述至少一个源电极和所述至少一个漏电极电连接到所述至少一个半导体沟道层的两侧。
在形成所述至少一个电荷存储层之前，该方法还可包括:在所述至少一个底部栅电极上形成至少一个阻挡绝缘层。此外，在形成所述至少一个半导体沟道层之前，该方法还可包括:在所述至少一个电荷存储层上形成至少一个隧穿绝缘层。
根据示例实施例的非易失性存储装置可具有反向结构，并可适用于三维结构。因此，其中堆叠有该非易失性存储装置的堆叠结构在相同的平面内可具有更高的集成密度，并可具有更大的存储容量。
例如，可利用偏置线(bias line)将根据示例实施例的非易失性存储装置作为虚拟接地装置来操作。该非易失性存储装置可具有NOR结构、利用FN隧穿进行操作的AND、NAND或NROM结构。因此，该非易失性存储装置可具有更高的编程效率和/或擦除效率。
根据示例实施例的非易失性存储装置可扩展成其中垂直地堆叠有存储单元的堆叠模块。此外，根据示例实施例的非易失性存储装置可比传统的三维非易失性存储装置采用的SOI基底更低廉。可在不采用SOI基底或结合技术的情况下制造根据示例实施例的非易失性存储装置和堆叠模块。
附图说明
通过参照附图详细描述示例实施例，示例实施例的上述和其它特征和优点将变得更加明了。附图意图描述示例实施例，并且不应该被解释为限制权利要求的预定范围。除非清楚地指出，否则附图被认为不是按比例绘制的。
图1是根据示例实施例的非易失性存储装置的示意性透视图。
图2是沿着图1的线II-II′截取的剖视图。
图3是沿着图1的线III-III′截取的剖视图。
图4是根据示例实施例的图2的非易失性存储装置的改进方案的剖视图。
图5是根据示例实施例的图1的非易失性存储装置的等效电路。
图6是根据示例实施例的非易失性存储装置的示意性透视图。
图7是沿着图6的线VII-VII′截取的剖视图。
图8是沿着图6的线VIII-VIII′截取的剖视图。
图9是根据示例实施例的图7的非易失性存储装置的改进方案的剖视图。
图10至图14是用于说明根据示例实施例的非易失性存储装置的制造方法的示意性透视图。
图15至图17是用于说明根据示例实施例的非易失性存储装置的制造方法的示意性透视图。
图18是根据示例实施例的堆叠模块的示意性透视图。
图19和图20是示出根据示例实施例的非易失性存储装置的电压-电流特性的实验结果的曲线图。
图21是示出根据示例实施例的非易失性存储装置的编程/擦除特性的实验结果的曲线图。
图22是示出根据示例实施例的非易失性存储装置的保持特性的实验结果的曲线图。
具体实施方式
在此公开详细的示例实施例。然而，在此公开的具体的结构和功能方面的细节仅表示描述示例实施例的目的。然而，示例实施例可以以许多可替换的形式来实施，并且不应该被理解为仅局限于在此阐述的实施例。
因此，虽然示例实施例可具有各种修改和可替换的形式，但是示例实施例的实施例通过附图中的示例的方式示出，并且将在此进行详细的描述。然而，应该理解，并不意图将示例实施例局限于所公开的特定形式，而是相反地，示例实施例将覆盖落入示例实施例范围内的所有的修改、等价物和可替换物。在整个关于附图的描述中，相同的标号表示相同的元件。
应该理解，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应该受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可被命名为第二元件，类似地，第二元件可被命名为第一元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解的是，当元件被称作“连接到”或“结合到”另一元件时，该元件可以直接连接到或直接结合到另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接到”或“直接结合到”另一元件时，不存在中间元件。应该以相同的方式来解释用于描述元件之间的关系的其它词语(例如，“在...之间”与“直接在...之间”，“与...相邻”与“直接与...相邻”等)。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在此使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
还应注意的是，在一些可选的实施方式中，标注的功能/动作可以不按图中标注的顺序执行。例如，根据相关的功能/动作，连续示出的两个附图实际上可基本同时执行，或者可以在某些时候以相反的顺序执行。
图1是根据示例实施例的非易失性存储装置100的示意性透视图。图2是沿着图1的线II-II′截取的剖视图，图3是沿着图1的线III-III′截取的剖视图。
参照图1至图3，可在基底105上设置多个底部栅电极110。例如，基底105可完全由绝缘材料形成，或者可具有其中绝缘材料沉积或涂覆在半导体晶片上的结构。可设置下绝缘层115，以填充底部栅电极110之间的空间。
底部栅电极110可在基底105上彼此分离。例如，底部栅电极110可用作字线，并还可根据非易失性存储装置100的结构进行适当的设置。因此，可将底部栅电极110延伸的方向称作字线方向。
如示例实施例所提供的，如果非易失性存储装置100具有NROM结构或AND结构，那么底部栅电极110可在基底105上设置为线型。在该示例中，与底部栅电极110中的每个连接的存储单元可共用字线。此外，如果非易失性存储装置100由一个存储单元形成，那么可在基底105上设置一个底部栅电极110。因此，底部栅电极110的数目可随着示例实施例进行变化，且可根据非易失性存储装置100的存储容量来选择底部栅电极110的数目，或适当地可根据底部栅电极110的数目来选择非易失性存储装置100的存储容量。
在底部栅电极110上可设置多个电荷存储层125。电荷存储层125可通过存储电荷来用于数据编程。电荷存储层125可以为浮栅型，并可称作浮置栅电极。电荷存储层125可包括导电层，该导电层可为多晶硅或金属。此外，电荷存储层125可彼此分开地设置。
可根据非易失性存储装置100的存储容量来选择电荷存储层125的数目，或适当地可根据电荷存储层125的数目来选择非易失性存储装置100的存储容量。如示例实施例所提供的，如果非易失性存储装置100由一个单位单元形成，那么可在一个底部栅电极110上设置一个电荷存储层125。如另外的示例实施例所提供的，如果非易失性存储装置100具有单元阵列结构，那么电荷存储层125可在底部栅电极110上布置为阵列型。
可在电荷存储层125上分离地设置多个半导体沟道层135。当操作非易失性存储装置100时，半导体沟道层135可用作电荷的导电通路。半导体沟道层135可以与底部栅电极110交叉，且可适当地选择半导体沟道层135的数目，例如，可根据非易失性存储装置100的存储容量来选择半导体沟道层135的数目。例如，半导体沟道层135可设置为单个半导体沟道层135，或者半导体沟道层135可设置为阵列型。
半导体沟道层135可包含半导体氧化物。该半导体氧化物可以为氧化锌(例如，ZnO)、氧化锡(例如，SnO2)、氧化铟锡(例如，ITO)、氧化铟锌(例如，IZO)、氧化铜(例如，CuO)、氧化镍(例如，NiO)、氧化钛(例如，TiO2)、掺铝、镓或铟的氧化锌(ZnO)、掺氮、磷或砷的氧化锌(ZnO)或者非晶氧化镓铟锌(GIZO)(例如，Ga2O3-In2O3-ZnO)。如另外的示例实施例所提供的，半导体沟道层135可包含非晶硅、单晶硅、多晶硅、外延硅、锗(Ge)或聚合物。
在半导体沟道层135包含多晶硅的示例实施例中，多个层可更易于堆叠，但是多晶硅会具有晶体缺陷。半导体沟道层135包含单晶硅的示例实施例，会不易于堆叠，且如果采用结合结构(bonding structure)则会造成成本问题。半导体沟道层135包含半导体氧化物的示例实施例，会更易于堆叠，且可具有较少的晶体缺陷。
半导体沟道层135、电荷存储层125和底部栅电极110可通过层间绝缘层120彼此绝缘。例如，多个阻挡绝缘层122可设置在底部栅电极110与电荷存储层125之间，多个隧穿绝缘层130可设置在电荷存储层125与半导体沟道层135之间。当阻挡绝缘层122和隧穿绝缘层130没有彼此分开时，或者当阻挡绝缘层122和隧穿绝缘层130可以由不同的材料形成以彼此分开时，阻挡绝缘层122和隧穿绝缘层130可构成一个层间绝缘层120。
隧穿绝缘层130可由合适的材料形成，并可形成为合适的厚度，以使得电荷在电荷存储层125与半导体沟道层135之间可以进行隧穿。阻挡绝缘层122可由某种材料形成，并可形成为一定厚度，从而使得存储在电荷存储层125中的电荷不能被反隧穿至底部栅电极110。例如，可利用氧化物、氮化物或高K介电材料使隧穿绝缘层130和阻挡绝缘层122形成为单层或多层。
高K介电材料可指介电常数比氧化物或氮化物的介电常数高的绝缘材料。例如，高K介电材料可包括氧化铪(例如，HfO2)、氧化铪硅(例如，HfSiO)、氧化铝(Al2O3)、氧化钛(例如，TiO2)、氧化钽(例如，Ta2O5)和氧化锆(例如，ZrO2)。
可在层间绝缘层120上设置至少一个源电极140和至少一个漏电极145，且至少一个源电极140和至少一个漏电极145可电连接在半导体沟道层135的两侧表面上。源电极140和漏电极145可与底部栅电极110交叉地延伸。例如，源电极140和漏电极145可覆盖半导体沟道层135的侧表面，且还可在半导体沟道层135上延伸。
源电极140和漏电极145可设置在半导体沟道层135之间。在源电极140和漏电极145中的每个的两侧上设置的半导体沟道层135可共用源电极140和漏电极145。例如，根据施加到非易失性存储装置100的功率，源电极140和漏电极145的作用可彼此相反。源电极140和漏电极145的示例实施例可由从包括IZO、ITO、Ti/Au、Mo、Ru、Al、Pt/Ti、Al/Au和Cu的组中选择的材料形成。
在根据示例实施例的非易失性存储装置100中，半导体沟道层135可设置在底部栅电极110上方。由于该结构与闪速存储装置中控制栅电极设置在半导体基底上的传统设置相反，所以非易失性存储装置100可认为具有反向结构。在根据示例实施例的反向结构中，在不采用体半导体基底的情况下，半导体沟道层135可形成为薄膜结构。因此，非易失性存储装置100可适用于三维型堆叠结构。
图4是根据示例实施例的图2的非易失性存储装置的改进方案的剖视图。
参照图4，在半导体沟道层135上可分离地设置源电极140a和漏电极145a。可在半导体沟道层135之间设置分离绝缘层132。源电极140a和漏电极145a可从半导体沟道层135的两个边缘在分离绝缘层132上延伸。通过将分离绝缘层132平坦化，可简化源电极140a和漏电极145a的结构。
图5是根据示例实施例的图1的非易失性存储装置100的等效电路。
参照图1至图5，底部栅电极110可对应于字线WL1和WL2。源电极140可对应于共线CL，漏电极145可对应于位线BL1和BL2。底部栅电极110、电荷存储层125和半导体沟道层135的堆叠结构可对应于存储单元MC。半导体沟道层135可用作偏置线(bias line)G1和G2的一部分。位线BL1和BL2以及字线WL1和WL2的数量表示示例实施例，这些数量不局限于在此所引用的示例实施例。
在非易失性存储装置100的编程和/或擦除操作的过程中，可利用偏置线G1和G2将非易失性存储装置100作为虚拟接地装置来操作，偏置线G1和G2可用于使半导体沟道层135接地。非易失性存储装置100可用于NOR结构，以及用于利用FN隧穿进行操作的AND、NAND或NROM结构。因此，可提高非易失性存储装置100的编程效率和擦除效率。
存储单元MC的编程、读取和擦除操作的示例实施例可以与传统的闪速存储装置的操作相同。例如，可利用沟道热电子注入或FN隧穿来进行编程操作，可利用FN隧穿来进行擦除操作。
因此，当非易失性存储装置100用于三维堆叠结构时，非易失性存储装置100可采用半导体沟道层135作为偏置线G1和G2，从而可提高非易失性存储装置100的集成密度。
图6是根据示例实施例的非易失性存储装置200的示意性透视图。图7是沿着图6的线VII-VII′截取的剖视图，图8是沿着图6的线VIII-VIII′截取的剖视图。由于非易失性存储装置200是图1至图3的非易失性存储装置100的改进方案，所以将不对相同的部分进行重复描述。图5的等效电路可用作非易失性存储装置200的等效电路的示例实施例。
参照图6至图8，电荷存储层225可设置为电荷捕获型。例如，可在基底105上将电荷存储层225设置为一层。因此，在存储单元MC中，电荷存储层225不会彼此分离。由于电荷存储层225可局部地捕获电荷，所以存储在存储单元MC中的电荷可局部地被固定在相应的电荷捕获位置上。因此，虽然电荷存储层225设置为单层，但是存储单元MC的电荷可彼此分离。
此外，电荷存储层225可包括捕获位T1和T2，其中，捕获位T1和T2被分离于一个存储单元MC中的左侧和右侧。在示例实施例中，可利用左捕获位T1存储1位数据，可利用右捕获位T2存储另1位数据。可利用正向读取操作和反向读取操作来读取这两位数据。因此，非易失性存储装置200可利用一个存储单元MC来处理两位数据。
例如，电荷存储层225可包含具有电荷捕获位的硅氮化物、纳米晶或量子点。纳米晶或量子点可包括用于电荷捕获的硅或金属的结构。
如可选择的示例实施例所提供的，可沿着存储单元MC设置彼此分离的具有电荷捕获型的多个电荷存储层225，如图2中所示。
阻挡绝缘层222可设置在电荷存储层225与底部栅电极110之间。隧穿绝缘层230可设置在电荷存储层225与半导体沟道层135之间。
图9是根据示例实施例的对应于图7的非易失性存储装置200的改进方案的非易失性存储装置200a的剖视图。
参照图9，可在半导体沟道层135上分离地设置源电极140a和漏电极145a。分离绝缘层232可设置在半导体沟道层135之间。源电极140a和漏电极145a可从半导体沟道层135的两个边缘在分离绝缘层232上延伸。通过将分离绝缘层232平坦化，可以简化源电极140a和漏电极145a的结构。
图10至图14是用于说明非易失性存储装置100的制造方法的示例实施例的示意性透视图。
参照图10，可在基底105上形成至少一个底部栅电极110。基底105可包括这样的结构，在该结构中，整个基底105由绝缘材料形成或者可在半导体晶片上沉积或涂覆绝缘材料。可通过对沉积在基底105上的导电层图案化来形成底部栅电极110。例如，导电层可由多晶硅、Mo、Pt、Ni、IZO、Al或W形成。
参照图11，可形成填充底部栅电极110之间的空间的下绝缘层115。例如，可通过对沉积在底部栅电极110上的绝缘层平坦化来形成下绝缘层115。可利用化学机械抛光(CMP)、回蚀或其它方法来实现对绝缘层的平坦化。
参照图12，可在底部栅电极110上形成层间绝缘层120和至少一个电荷存储层125。例如，阻挡绝缘层122、电荷存储层125和隧穿绝缘层130的堆叠结构可形成在底部栅电极110上，如图3中所示。在将电荷存储层125在阻挡绝缘层122上形成为一层之后，电荷存储层125可被图案化为多个电荷存储层125。
隧穿绝缘层130和阻挡绝缘层122可指层间绝缘层120。可以按照与电荷存储层125的方式相同的方式将隧穿绝缘层130和阻挡绝缘层122图案化为多个隧穿绝缘层130和阻挡绝缘层122。
参照图13，可在层间绝缘层120上形成至少一个半导体沟道层135。例如，可通过将沉积在层间绝缘层120上的半导体材料层图案化来形成半导体沟道层135。半导体沟道层135可以与底部栅电极110交叉。
参照图14，可在半导体沟道层135的两侧上形成至少一个源电极140和至少一个漏电极145。源电极140和漏电极145可分离地电连接到半导体沟道层135的两侧表面或分离地电连接到半导体沟道层135的两个边缘。
例如，可通过将沉积在半导体沟道层135上的电极材料图案化来形成源电极140和漏电极145。可从包括IZO、ITO、Ti/Au、Mo、Ru、Al、Pt/Ti、Al/Au和Cu的组中选择电极材料。
如该方法的示例实施例所提供的，在不采用SOI基底或结合技术的情况下，可利用薄膜技术来制造具有三维结构的非易失性存储装置100。
非易失性存储装置100的制造方法的示例实施例也可应用于制造图4的非易失性存储装置100a。例如，在图14中，在形成填充半导体沟道层135之间的空间的分离绝缘层132(未示出)之后，可在分离绝缘层132上形成源电极140和漏电极145。可通过沉积和平坦化来形成分离绝缘层132。
图15至图17是用于说明根据示例实施例的非易失性存储装置200的制造方法的示意性透视图。可利用参照图10和图11描述的非易失性存储装置100的制造方法的示例实施例来制造非易失性存储装置200，且对于与先前讨论的示例实施例的元件相同的元件不进行重复描述。
参照图15，可在底部栅电极110上形成阻挡绝缘层222，可在阻挡绝缘层222上形成电荷存储层225，可在电荷存储层225上形成隧穿绝缘层230。
参照图16，可在隧穿绝缘层230上形成半导体沟道层135。例如，半导体沟道层135可以与底部栅电极110交叉。
参照图17，源电极140和漏电极145可形成在半导体沟道层135的两侧上。源电极140和漏电极145可分离地电连接到半导体沟道层135的两侧表面或分离地电连接到半导体沟道层135的两个边缘。
非易失性存储装置200的制造方法的示例实施例也可应用于制造图9的非易失性存储装置200a。例如，在图17中，在形成填充半导体沟道层135之间的空间的分离绝缘层232(未示出)之后，可在分离绝缘层232上形成源电极140和漏电极145。可通过将形成在半导体沟道层135上的合适的绝缘层图案化来形成分离绝缘层232。
图18是根据示例实施例的堆叠模块300的示意性透视图。
参照图18，可堆叠多个单位模块310、320和330。单位模块310、320和330可具有与非易失性存储装置100、100a、200和200a中的至少一个的结构相同的结构。因此，堆叠模块300可为扩展为三维结构的非易失性存储装置100、100a、200和200a中的一个
如示例实施例所提供的，可利用薄膜技术来堆叠非易失性存储装置100、100a、200和200a，且可将单位模块310、320和330置于堆叠模块300中。由于堆叠模块300包括在同一平面上设置为多层的单位模块310、320和330，所以堆叠模块300可具有较高的集成密度。也可通过增加堆叠的单位模块310、320和330的数目来提高堆叠模块300的集成密度。
将参照图19至图22进一步描述根据示例实施例获得的实验结果。在实验中，Mo用作底部栅电极110，电荷捕获型氮化硅用作电荷存储层225，非晶GIZO用作半导体沟道层135。
图19和图20是示出根据示例实施例的非易失性存储装置的电压-电流特性的实验结果的曲线图。
参照图19，示出了漏电流ID基于栅电压Vgs的特性。将栅电压Vgs施加到底部栅电极110，在漏电极145处测量漏电流ID。将0.1V、0.55V和1.0V的漏电压Vds顺序地施加到漏电极145。如果栅电压Vgs大于大约-0.5V，则漏电流ID增大。漏电流ID基于栅电压Vgs和漏电压Vds的特性可以与传统晶体管的特性类似。
参照图20，示出了漏电流ID基于漏电压Vds的特性。将2.0V、3.0V、4.0V和5.0V的栅电压Vgs顺序地施加到底部栅电极110。漏电流ID基于栅电压Vgs和漏电压Vds的特性可以与传统晶体管的特性类似。
图21是示出根据示例实施例的非易失性存储装置的编程/擦除特性的实验结果的曲线图。
参照图21，示出了当漏电压为1.1V时阈值电压随着编程/擦除时间的变化。将编程电压保持在20V，将擦除电压保持在-20V。从图中看出，随着编程保持时间的流逝，阈值电压逐渐增大。例如，如果编程时间从10-3秒增至10秒，则阈值电压增大大约2.5V。因此，利用非易失性存储装置可进行编程操作。
随着擦除保持时间的流逝，阈值电压在10秒内慢慢减小，随后快速减小。如果擦除保持时间大约为100秒，则阈值电压减小到大约-2.0V。因此，利用非易失性存储装置可进行擦除操作。
图22是示出根据示例实施例的非易失性存储装置的保持特性的实验结果的曲线图。
参照图22，从图中看出，漏电压Vds为1.1V时阈值电压的变化。在编程之后随着保持时间的流逝，阈值电压慢慢减小，在擦除之后随着保持时间的流逝，阈值电压慢慢增大。从图中看出，在大约104秒的保持时间过去之后，关于编程和擦除操作的开口(window)可大约为1V。
已描述了示例实施例，应该明白，示例实施例可以按照许多方式变化。这些变化并不被认为脱离了示例实施例的预定的精神和范围，本领域技术人员应该明白，所有这些修改意图被包括在权利要求的范围内。
Claims (31)
1、一种具有反向结构的非易失性存储装置，所述非易失性存储装置包括:
至少一个底部栅电极，在基底上；
至少一个电荷存储层，在所述至少一个底部栅电极上；
至少一个半导体沟道层，在所述至少一个电荷存储层上。
2、如权利要求1所述的非易失性存储装置，还包括至少一个源电极和至少一个漏电极，其中，所述至少一个源电极和所述至少一个漏电极分离地电连接到所述至少一个半导体沟道层。
3、如权利要求2所述的非易失性存储装置，其中，所述至少一个源电极和所述至少一个漏电极从所述至少一个半导体沟道层的两侧在所述至少一个半导体沟道层上延伸。
4、如权利要求2所述的非易失性存储装置，其中，所述至少一个源电极和所述至少一个漏电极分离地位于所述至少一个半导体沟道层上。
5、如权利要求1所述的非易失性存储装置，还包括至少一个隧穿绝缘层，其中，所述至少一个隧穿绝缘层在所述至少一个半导体沟道层与所述至少一个电荷存储层之间。
6、如权利要求1所述的非易失性存储装置，还包括至少一个阻挡绝缘层，其中，所述至少一个阻挡绝缘层在所述至少一个电荷存储层与所述至少一个底部栅电极之间。
7、如权利要求1所述的非易失性存储装置，其中，所述至少一个电荷存储层为浮栅型。
8、如权利要求7所述的非易失性存储装置，其中，所述至少一个电荷存储层包含多晶硅或金属。
9、如权利要求1所述的非易失性存储装置，其中，所述至少一个电荷存储层为电荷捕获型。
10、如权利要求9所述的非易失性存储装置，其中，所述至少一个电荷存储层包含硅氮化物、纳米晶或量子点。
11、如权利要求1所述的非易失性存储装置，其中，所述至少一个半导体沟道层包含半导体氧化物。
12、如权利要求11所述的非易失性存储装置，其中，所述半导体氧化物包括氧化锌、氧化锡、氧化铟锡、氧化铟锌、氧化铜、氧化镍、氧化钛、掺铝、镓或铟的氧化锌、掺氮、磷或砷的氧化锌或者非晶氧化镓铟锌。
13、如权利要求1所述的非易失性存储装置，其中，所述至少一个半导体沟道层包含非晶硅、多晶硅、外延硅、锗或聚合物。
14、如权利要求1所述的非易失性存储装置，其中，
所述至少一个底部栅电极包括在基底上彼此分离的多个底部栅电极，
所述至少一个半导体沟道层包括设置在所述底部栅电极上的多个半导体沟道层。
15、如权利要求14所述的非易失性存储装置，其中，所述多个半导体沟道层与所述多个底部栅电极交叉。
16、如权利要求14所述的非易失性存储装置，其中，所述至少一个电荷存储层包括多个电荷存储层，其中，所述多个电荷存储层分离地设置在所述多个底部栅电极与所述多个半导体沟道层之间。
17、如权利要求14所述的非易失性存储装置，其中，所述至少一个电荷存储层为浮栅型。
18、如权利要求14所述的非易失性存储装置，其中，所述至少一个电荷存储层包括一个电荷存储层，所述一个电荷存储层设置在所述多个底部栅电极与所述多个半导体沟道层之间。
19、如权利要求18所述的非易失性存储装置，其中，所述一个电荷存储层为电荷捕获型。
20、如权利要求14所述的非易失性存储装置，还包括多个源电极和多个漏电极，其中，所述多个源电极和所述多个漏电极分离地电连接到所述多个半导体沟道层的两侧。
21、如权利要求20所述的非易失性存储装置，其中，所述多个源电极和所述多个漏电极与所述多个底部栅电极交叉。
22、一种堆叠模块，包括:
多个堆叠的如权利要求1所述的非易失性存储装置。
23、一种非易失性存储装置的制造方法，包括:
在基底上形成至少一个底部栅电极；
在所述至少一个底部栅电极上形成至少一个电荷存储层；
在所述至少一个电荷存储层上形成至少一个半导体沟道层。
24、如权利要求23所述的方法，在形成所述至少一个半导体沟道层之后，还包括:
形成至少一个源电极和至少一个漏电极，其中，所述至少一个源电极和所述至少一个漏电极电连接到所述至少一个半导体沟道层的两侧。
25、如权利要求23所述的方法，在形成所述至少一个电荷存储层之前，还包括:
在所述至少一个底部栅电极上形成至少一个阻挡绝缘层。
26、如权利要求23所述的方法，在形成所述至少一个半导体沟道层之前，还包括:
在所述至少一个电荷存储层上形成至少一个隧穿绝缘层。
27、如权利要求23所述的方法，其中，形成所述至少一个底部栅电极的步骤包括:在基底上形成彼此分离的多个底部栅电极，
形成所述至少一个半导体沟道层的步骤包括:在所述至少一个电荷存储层上形成多个半导体沟道层。
28、如权利要求27所述的方法，其中，所述多个半导体沟道层与所述多个底部栅电极交叉。
29、如权利要求27所述的方法，在形成所述多个半导体沟道层之后，还包括:
形成多个源电极和多个漏电极，其中，所述多个源电极和所述多个漏电极分离地电连接到所述多个半导体沟道层的两侧。
30、如权利要求27所述的方法，其中，形成所述至少一个电荷存储层的步骤包括:形成多个电荷存储层，使得所述多个电荷存储层分离地设置在所述多个底部栅电极与所述多个半导体沟道层之间。
31、如权利要求27所述的方法，其中，形成所述至少一个电荷存储层的步骤包括:形成一个电荷存储层，所述一个电荷存储层设置在所述多个底部栅电极与所述多个半导体沟道层之间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090304 |