TWI582992B - 場效應電晶體及半導體裝置的製造方法 - Google Patents

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Description

場效應電晶體及半導體裝置的製造方法
本發明係關於一種場效應電晶體(FET)、一種具有FET的半導體電路以及一種具有FET或半導體電路的半導體裝置。
在FET中，藉由在半導體中設置源極區和汲極區，將電極分別設置於源極區和汲極區且對其賦予電位，隔著絕緣膜(稱為閘極絕緣膜)或肖特基勢壘從稱為閘極的電極對半導體施加電場來控制半導體的狀態，而控制流過源極和汲極之間的電流。作為所使用的半導體，可以舉出矽或鍺等的14族元素和砷化鎵、磷化銦、氮化鎵、硫化鋅以及碲化鎘等的化合物等。
近年，有關於將氧化鋅或氧化銦鎵鋅類化合物等的氧化物用作半導體的FET的報告(專利文獻1及專利文獻2)。這些使用氧化物半導體的FET可以得到較大的遷移率，且它們的材料具有3電子伏特以上的大能隙，因此提出了將使用氧化物半導體的FET應用於顯示器或功率裝置等。
例如，3電子伏特以上的能隙意味著對可見光透明，因此當將使用氧化物半導體的FET用作顯示器時FET部分也可以透射光，而期待孔徑比的提高。
另外，因為上述大能隙的特徵與用於功率裝置的碳化矽相同，所以也同樣地期待將使用氧化物半導體的FET用於功率裝置。
再者，大能隙意味著熱激發載子少。例如，在室溫中，因為矽的能隙為1.1電子伏特，所以熱激發載子為1011/cm3左右，而在能隙是3.2電子伏特的半導體中熱激發載子被計算為10-7/cm3左右。
在使用矽的情況下，即使形成完全不包含雜質的矽也如上所述存在因熱激發而生成的載子，因此不能使室溫下的電阻率為105Ωcm以上，然而在能隙是3.2電子伏特的半導體中理論上可以得到1020Ωcm以上的電阻率。期待藉由使用這種半導體製造FET且使用截止狀態(閘極的電位與源極的電位相同的狀態)中的高電阻率，而可以對電荷進行半永久的封閉。
另外，至今為止幾乎沒有關於顯示P型導電型的具有鋅或銦的氧化物半導體的報告。因此，沒有關於如矽的FET那樣使用PN接合的FET的報告，因此如專利文獻1及專利文獻2所示，藉由使N型或I型(在本說明書中，將載子濃度為1012/cm3以下的半導體稱為I型)的氧化物半導體接觸於導體電極等的導體半導體結(在學術書中，一般記載為金屬半導體結，即Metal Insulator Junction，然而在本說明書中，為了更正確地解釋詞語，記載為導體半導體結)形成源極和汲極。
[專利文獻1]　美國專利申請公開第2005/0199879號公報
[專利文獻2]　美國專利申請公開第2007/0194379號公報
在藉由導體半導體結形成源極和汲極的FET中，當所使用的半導體的載子濃度高時，即使處於截止狀態，電流(截止電流，在本說明書的截止電流為當閘極電極的電位與源極電極的電位相同或比其低時，在源極與汲極之間流過的電流)也在源極與汲極之間流過。因此，期待藉由降低半導體中的載子濃度形成I型來降低截止電流。然而，根據發明人的考察，已知：當FET的通道長度短時，以及當半導體層或閘極與半導體層之間的絕緣膜的厚度厚時，不能應用上述嘗試。
一般地，導體半導體結根據導體的功函數與半導體的電子親和力(或者費米能階)的關係成為歐姆接合或肖特基勢壘接合。例如，當假設使電子親和力為4.3電子伏特的半導體接觸於功函數為3.9電子伏特的導體而形成理想的(在介面上完全沒有形成陷阱能階或化合物的狀態的)導體半導體結時，電子從導體流到半導體。
此時，在半導體中，電子越接近導體與半導體的接合介面，電子濃度越高，在粗略的計算上電子濃度分別是如下所示的值：在離導體與半導體的接合介面有幾nm的地點為1020/cm3左右；在有幾十nm的地點為1018/cm3左右；在有幾百nm的地點為1016/cm3左右；且在有幾μm的地點也為1014/cm3左右。換言之，即使半導體本身是I型，也由於與導體的接觸而產生載子濃度高的區域。藉由在導體半導體結的介面近旁產生這樣的載子多的區域，導體半導體結成為歐姆接合。
另一方面，例如，當假設使電子親和力為4.3電子伏特的半導體接觸於功函數為4.9電子伏特的導體來形成理想的導體半導體結時，存在於半導體中的電子移動到導體。不用說，在失去了電子的區域中電子濃度變得極低。電子移動的半導體的區域的寬度依賴於半導體的電子濃度，例如，如果原先的半導體的電子濃度為1018/cm3，則為幾十nm左右。
並且，因為該部分的電子濃度顯著變低，所以在帶圖中在導體與半導體的接合介面中產生勢壘。將具有這種勢壘的導體半導體結稱為肖特基勢壘接合。其中，電子容易從半導體流到導體，然而由於有勢壘電子不容易從導體流到半導體。因此，在肖特基勢壘接合中觀察到整流作用。
當導體不直接接觸於半導體時也產生同樣的情況。例如，即使在半導體與導體之間有絕緣膜，半導體的電子濃度也受到導體的影響。當然，絕緣膜的厚度或介電常數影響到其程度。如果絕緣膜厚或介電常數低，則導體的影響變小。
因為較佳在源極與半導體的接合或汲極與半導體的接合中容易流過電流，所以在如專利文獻1及專利文獻2所示的FET中，藉由選擇導體的材料，而得到歐姆接合。例如，選擇鈦或氮化鈦等。當電極與半導體的接合為歐姆接合時，有所得到的FET的特性穩定且佳品率得到提高的優點。
另外，作為閘極的材料，選擇具有排除半導體的電子的作用的材料。例如，鎢或鉑等的功函數大的材料。即使使用這些材料，如果通道長度(典型的是源極電極與汲極電極的間隔)L與實效的閘極絕緣膜和半導體的厚度的總和T(以下，稱為典型的厚度)的比率L/T為10以上，則可以製造當使閘極及源極的電位成為相同時的截止電流(以下，稱為零電流)為1×10-16A以下的FET。在此，以T=(閘極絕緣膜的厚度×半導體的介電常數/閘極絕緣膜的介電常數)+半導體的厚度進行計算。
即，當L越大，T越薄時，可以得到零電流越低的FET。然而，如果進行裝置的微細化，則L變小，另外，例如，當閘極絕緣膜過薄時會產生由於穿隧電流的洩漏，再者，在技術上難以使閘極絕緣膜及半導體過薄。另一方面，當將FET應用於功率裝置時，也要求閘極絕緣膜的厚度為厚，以便提高耐壓性。
其結果是，比率L/T降低，尤其是當比率L/T為4以下時，將零電流保持得低於使用矽半導體的FET變得不可能。使用圖2A至圖2C對其原因進行說明。圖2A示出具有導體半導體結的典型的FET的結構。即，在半導體層101的一方的面上具有源極電極103a和汲極電極103b。另外，在半導體層101的另一方的面上具有用作閘極絕緣膜的絕緣物104和閘極105。
使源極電極103a與半導體層101的接合以及汲極電極103b與半導體層101的接合成為歐姆接合地選擇導體，另外，藉由作為閘極105使用其功函數比半導體的電子親和力大的材料，可以排除從源極電極103a或汲極電極103b流入的電子。
可以認為源極電極103a、汲極電極103b的作用以及閘極105的作用依賴於離源極電極103a、汲極電極103b以及閘極105的距離。為了簡化起見，假設源極電極103a或汲極電極103b將電子注入到半導體層101的力量與閘極105從半導體層101排除電子的力量相等。即，在半導體層101中的離兩者有相同距離的地點中，各力量抗衡，而電子濃度成為與原來的值相同的值。
另外，在離源極電極103a或汲極電極103b的距離比閘極105近的地方，前者的作用佔優勢，而在該地點中電子濃度進一步升高。反之，在後者比前者近的地方，後者的作用佔優勢，而在該地點中電子濃度進一步降低。
在此，需要注意距離。此時的距離不是指空間上的距離，而是指電磁上的距離，因此需要對空間上的距離乘以介電常數的值進行比較。
圖2B示出基於上述前提的示意性的等高線，該示意性的等濃度線示出圖2A所示的FET的半導體層101中的電子濃度。在此，為了簡化起見，假設絕緣物104的介電常數與半導體層101的介電常數相同。另外，將源極電極103a、汲極電極103b以及閘極105的電位設定為彼此相同。
在源極電極103a或汲極電極103b與半導體層101的介面附近有電子濃度高的區域101a。並且，接著有其電子濃度比區域101a低一位元數左右的區域101b，在區域101b的外側有其電子濃度更低一位元數左右的區域101c，在區域101c的外側有其電子濃度更低一位元數左右的區域101d，並且在區域101d的外側有其電子濃度低於區域101d的電子濃度的區域101e。
應該注目到一個事實就是區域101d在半導體層101的與閘極105相反一側是連接著的。這是因為閘極105的力量達不到該區域，而藉由源極電極103a或汲極電極103b的力量注入電子的緣故。
在該圖中，比率L/T不足2。當源極電極103a與汲極電極103b之間的距離是120nm時，可以認為半導體層101的厚度為50nm。並且，可以認為區域101a與區域101b之間的等濃度線示出電子濃度大概為1020/cm3，區域101d與區域101e之間的等濃度線示出電子濃度大概為1017/cm3。
另外，當源極電極103a與汲極電極103b之間的距離是1.2μm時，可以認為半導體層101的厚度為0.5μm。並且，可以認為區域101a與區域101b之間的等濃度線示出電子濃度大概為1018/cm3，區域101d與區域101e之間的等濃度線示出電子濃度大概為1015/cm3。
雖然1015/cm3的電子濃度值被認為是充分低的值，然而其電阻率為1kΩcm左右。因為如圖所示半導體層的三分之一以上的電子濃度為1015/cm3以上，所以在通道長度與通道寬度相同的FET中電阻為10MΩ左右，且當使源極電極103a與汲極電極103b之間的電位差為1V時流過0.1μA的零電流。
即，為了減少零電流，需要去掉這樣的閘極的相反側的電子濃度不能忽略的區域。為此，可以考慮將半導體層101減薄的方法。即，減少閘極105的影響力達不到的區域。在圖中，厚度為75%即可。計算結果表明，例如，如果將半導體層101的厚度減薄到一半，則可以將零電流降低為十萬分之一。
然而，例如，在源極電極103a與汲極電極103b之間的距離為24nm等的極小裝置中，需要將半導體層101的厚度設定為3.75nm以下，例如，2.5nm以下，然而在技術上難以均勻地形成這種薄的半導體層101。
第二個方法是將絕緣物104減薄。藉由將圖中的絕緣物104的厚度設定為六分之一以下，可以使閘極105的影響力達到半導體層101的背面。然而，與上述例子同樣，當將源極電極103a與汲極電極103b之間的距離設定為24nm時，絕緣物104需要為0.8nm以下。
在氧化物半導體上藉由濺射法或CVD法形成閘極絕緣膜。藉由這些方法難以如矽的熱氧化法那樣均勻地形成高性能的絕緣膜，因此該方法也是非現實的。再者，在厚度為1nm以下的絕緣膜中，即使藉由熱氧化法形成高品質的絕緣膜，也存在由於穿隧電流的洩漏電流的問題。
即使源極電極與汲極電極之間的電流極低，如果源極電極與閘極之間或汲極電極與閘極之間的洩漏電流大於該電流時，電晶體則不能用於電荷的保持。另外，即使用於保持電荷以外的目的，由於洩漏電流也會導致耗電量的增大，因此不是較佳的。
根據計算可以明確的是，FET的閘極電壓(VG)與汲極電流(ID)的關係(ID-Vg曲線)示出如圖2C所示的通道長度依賴性。在圖2C中，曲線114、曲線115以及曲線116都是通道長度與通道寬度相等的FET的ID-Vg曲線。在此，典型的厚度T不變。注意，圖2C所示的曲線是為了容易說明FET的特性的變動的曲線，而不是實際測量值。
在通道長度與通道寬度相等的理想的FET中，導通電流不因通道長度而變化，然而有時閾值及亞閾值特性值(S值)變化。這在通常的MOSFET中作為短通道效應而被周知。在具有導體半導體結的FET中，如圖2C那樣，起因於通道長度的閾值及亞閾值特性值變化。
即，曲線116是通道長度較大的FET。曲線115是通道長度為其十分之一左右的FET。曲線114是通道長度為曲線116的百分之一左右的FET。像這樣，隨著通道長度變短，當以閘極的電壓為與源極相等的0V時的汲極電流(即，零電流)增加，並且，曲線的傾斜變得平緩(S值增加)。
上述考察在源極電極103a或汲極電極103b將電子注入到半導體層101的力量與閘極105從半導體層101排除電子的力量相等的前提上成立，如果前者的力量比後者的力量大，則更多的電子從源極電極103a或汲極電極103b注入到半導體層101。
鑒於上述問題，本發明的目的之一是提供一種具有導體半導體結的新半導體裝置、一種新FET、一種新半導體裝置的製造方法以及一種新FET的製造方法中的至少一種。
另外，本發明的課題之一是藉由如上所述那樣地改變具有導體半導體結的FET的尺寸來提供對FET的零電流的增大有效的對策。尤其是，本發明的課題之一在於在比率L/T為4以下或L短於100nm的FET中，提供一種使零電流在實用上充分小的新結構。本發明解決上述課題中的至少一個。
以下對本發明進行說明，對在本說明書中使用的用詞進行簡單的說明。首先，在本說明書中，關於FET的源極及汲極，在N通道型FET中將被賦予有高電位的一方作為汲極而將另一方作為源極，且在P通道型FET中將被賦予有低電位的一方作為汲極而將另一方作為源極。當兩者的電位相同時，將任一方作為源極而將另一方作為汲極。另外，也有時使用用詞第一導體電極及第二導體電極代替用詞源極電極及汲極電極。在此情況下，不根據電位的高低改變名稱。
本發明的一個方式是一種FET，包括：半導體層；以接觸於半導體層的一方的面的方式設置的第一及第二導體電極；以及設置在半導體層的該一方的面或另一方的面上的閘極，其中，在半導體層與閘極之間具有由於一定的電荷而帶電的浮動電極，該浮動電極由被絕緣物包圍其周圍的導體或半導體構成，該浮動電極以橫穿半導體層的方式設置，並且，在FET中不存在PN接合。
本發明的一個方式是一種FET，包括：半導體層；以接觸於半導體層的一方的面的方式設置的第一及第二導體電極；以及設置在半導體層的該一方的面或另一方的面上的閘極，其中，在半導體層與閘極之間具有由於一定的電荷而帶電的浮動電極，該浮動電極由被絕緣物包圍其周圍的導體或半導體構成，該浮動電極以橫穿半導體層的方式設置，並且，在第一及第二的導體電極與半導體層之間存在導體半導體結。
在上述中，具有FET的半導體裝置較佳不具有用於使浮動電極帶電的電路。另外，在上述中，較佳地採用在製造工程結束以後使用者不能改變儲存在浮動電極中的電荷量的設定。
本發明的一個方式是一種半導體裝置的製造方法，該導體裝置包括：半導體層；以接觸於半導體層的一方的面的方式設置的第一及第二導體電極；設置在半導體層的該一方的面或另一方的面上的閘極；以及設置在半導體層與閘極之間的浮動電極，該浮動電極由被絕緣物包圍其周圍的導體或半導體構成，所述半導體裝置的製造方法包括如下製程：製造具有以橫穿半導體層的方式設置的FET的半導體電路的製程；使浮動電極帶電的製程；以及此後使用遮光材料覆蓋半導體電路的製程。
本發明的一個方式是一種半導體裝置的製造方法，該半導體裝置包括：半導體層；以接觸於半導體層的一方的面的方式設置的第一及第二導體電極；設置在半導體層的該一方的面或另一方的面上的閘極；以及設置在半導體層與閘極之間的浮動電極，該浮動電極由被絕緣物包圍其周圍的導體或半導體構成，所述半導體裝置的製造方法包括如下製程：製造具有以橫穿半導體層的方式設置FET的半導體電路的製程；以及藉由設置在該半導體電路中的焊盤從外邊施加電壓，以使浮動電極帶電的製程。
在上述方法中，當FET是N通道型時較佳浮動電極帶負電，當FET是P通道型時較佳浮動電極帶正電。另外，作為半導體層，可以採用銦(In)的在所有金屬元素中的所占比率、鋅(Zn)的在所有金屬元素中的所占比率以及In和Zn的在所有金屬元素中的所占比率中的任一個為至少25%以上的氧化物。另外，作為半導體層，可以採用能隙為3.0eV以上且4.5eV以下的氧化物。另外，作為半導體層，可以採用硫化物等的16族化合物。
注意，在本說明書中，氧化物是指包含在該物質(包含化合物)中的氮、氧、氟、硫、硒、氯、溴、碲、碘所占的比率(莫耳比)為整體的25%以上，相對於此，氧的比率(莫耳比)為整體的70%以上的氧化物。
另外，在本說明書中，金屬元素是指稀有氣體元素、氫、硼、碳、氮、16族元素(氧等)、17族元素(氟等)、矽、磷、鍺、砷、銻以外的所有元素。
再者，在本說明書中，以某(一個)元素(或金屬元素)為主要成分(或金屬成分)是指在該物質中的多個元素(或金屬元素)中，該元素(或金屬元素)所占的比率為元素(或金屬元素)整體的50%以上。另外，以n種元素(或金屬元素)M1、M2、‥、Mn為主要成分(或金屬成分)是指每個元素(或金屬元素)M1、M2、‥、Mn所占的比率的總和為元素(或金屬元素)整體的{(1-2-n)×100}[%]以上。
注意，在沒有特別的說明的情況下，在本說明書中記載的膜中的非主要成分的元素的濃度是藉由二次離子質譜分析法檢測的濃度的最低值。一般而言，當藉由二次離子質譜分析法進行單層或多層的膜的深度方向的元素的濃度的分析時，尤其是當進行微量元素的濃度的分析時，在基板與膜或膜與膜的介面上有元素濃度異常高的傾向，然而這些部分的濃度不是正確的值，並且各個測量之間的偏差也大。
當作為半導體層使用氧化物半導體時，較佳地至少包含In或Zn。尤其是較佳地包含In及Zn。另外，作為降低使用該氧化物的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳還包含鎵(Ga)。另外，作為穩定劑較佳地包含錫(Sn)。另外，作為穩定劑較佳地包含鉿(Hf)。此外，作為穩定劑較佳地包含鋁(Al)。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
注意，在此，例如，In-Ga-Zn類氧化物是指具有以In、Ga、Zn為主要金屬成分的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的原子比的In-Ga-Zn類氧化物或具有近於上述原子比的原子比的氧化物。或者，較佳地使用In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的原子比的In-Sn-Zn類氧化物或具有近於上述原子比的原子比的氧化物。
然而，不侷限於此，根據所需要的半導體特性(遷移率、閾值、偏差等)使用適當的組成，即可。另外，為了得到所需要的半導體特性，較佳使載子濃度、雜質濃度、缺陷濃度、金屬元素與氧的原子數比、原子間結合距離、密度等成為適當的值。
例如，藉由採用In-Sn-Zn類氧化物可以比較容易地得到高遷移率。然而，即使採用In-Ga-Zn類氧化物，也可以藉由降低塊中的缺陷濃度來提高遷移率。
注意，例如，In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成是原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2≦r2，例如，r可以為0.05。其他氧化物也是同樣的。
氧化物半導體可以為單晶或非單晶。在採用後者時，可以採用非晶或多晶。另外，可以採用在非晶中包括具有結晶性的部分的結構，或可以採用非非晶。
非晶狀態的氧化物半導體由於可以比較容易得到平坦的表面，所以可以減少使用該氧化物半導體製造電晶體時的介面散亂，可以比較容易得到較高的遷移率。
另外，在具有結晶性的氧化物半導體中可以進一步降低塊中的缺陷，當提高表面的平坦性時可以得到非晶狀態的氧化物半導體以上的遷移率。為了提高表面的平坦性，較佳在平坦的表面上形成氧化物半導體。明確而言，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。注意，Ra是指將JIS B0601所定義的中心線平均粗糙度以三次元擴張來使其適用於面的平均面粗糙度。
另外，在上述半導體裝置中，也可以藉由摻雜使半導體層包括具有高濃度的載子的第一摻雜區和第二摻雜區，使第一摻雜區接觸於第一導體電極，且使第二摻雜區接觸於第二導體電極。將第一及第二摻雜區中的載子濃度設定為1×1018/cm3以上且低於1×1021/cm3，較佳地設定為1×1019/cm3以上且低於1×1020/cm3，即可。
在上述半導體裝置中，較佳第一及第二導體電極的與半導體層接觸的部分的功函數比半導體層的電子親和力和0.3電子伏特的總和(即，電子親和力+0.3電子伏特)小，或者第一及第二導體電極與半導體層是歐姆接合。另外，第一導體電極和第二導體電極不需要使用相同材料構成。
另外，既可將第一導體電極理解為源極電極，將第二導體電極理解為汲極電極，又可將第一導體電極理解為汲極電極，將第二導體電極理解為源極電極。
另外，在上述半導體裝置中，構成浮動電極的材料的功函數較佳比第一導體電極的功函數或第二導體電極的功函數大0.6電子伏特以上。或者，構成浮動電極的材料的功函數較佳比半導體層的電子親和力大0.6電子伏特以上。
藉由採用上述結構中的任一個，可以解決上述課題。以下，使用圖式對本發明的FET的作用效果進行說明。以下使用的用詞基本上與在上述記載中使用的用詞相同。因此，作為這些用詞所示的材料，使用應用於在上述記載中使用的各用詞的條件即可。例如，當在以下說明中對源極電極進行說明時，作為其功函數，使用上述說明所示的功函數即可。
圖1A至1C示出本發明的FET的一個例子。圖1A所示的FET具有半導體層101、其一方的面上的源極電極103a和汲極電極103b、半導體層101的另一方的面上的閘極105。再者，在半導體層101與閘極105之間有被絕緣物104包圍的浮動電極102。
浮動電極102是外部和導體不接觸的狀態(浮動狀態)，當將電荷儲存在浮動電極102中時，可以極為長期地保持該電荷。浮動電極102與已知的可以改寫的ROM(EPROM)的浮動閘極相同。注意，在圖1A至1C所示的FET中，只有在製造製程中進行將電荷儲存在浮動電極102中的工作。
為了將電荷儲存在浮動電極102中，將充分高的電壓施加到閘極105和源極電極103a或汲極電極103b中的一方或兩者，即可。另外，此時，如果照射可見光，即使施加更低的電壓也可以儲存電荷。另外，可以一邊照射能量比半導體層的能隙大的紫外光，一邊施加電壓，即可。
當FET為N通道型時，使浮動電極102帶負電，當FET為P通道型時，使浮動電極102帶正電。
總之，因為不需要在製造之後擦除浮動電極102的電荷，且不需要再次儲存電荷，所以不需要再次照射可見光或紫外光，且不需要施加高電壓。因此，在包括FET的半導體電路或半導體裝置中，不需要形成對FET照射可見光或紫外光的結構或產生高電壓的電路。
例如，在使用紫外光使浮動電極102帶電之後，將包括FET的半導體電路封入在遮光性封裝中，即可。尤其是，較佳光射不到FET。因此，可以防止電荷從浮動電極102洩漏，而可以使FET的特性穩定。
另外，為了使用高電壓使浮動電極102帶電，藉由設置在半導體電路中的焊盤，從用於供應電壓的裝置將高電壓施加到半導體電路中的FET，即可。再者，在使浮動電極102帶電之後，將半導體電路封入在遮光性封裝中，即可。
總之，對使浮動電極102帶電的次數有限制，且當使用紫外光時不使用過高的電壓，因此對絕緣物104的損傷極為有限，而在較長期間內保持儲存在浮動電極102中的電荷。
圖1B示出FET為N通道型的情況。如圖1B示出，浮動電極102帶負電。因此，從源極電極103a或汲極電極103b流入到半導體層101的電子受影響，而與圖2B相比明顯看出，電子濃度高的區域後退或縮小。
其結果是，在圖2B中在半導體層101的閘極105相反一側的面連接的區域101d在圖1B中斷開了，這樣就顯著地提高了源極電極103a與汲極電極103b之間的絕緣性。即，可以降低零電流。該結果也能從圖1C所示的計算結果明顯看出。
圖1C所示的曲線111是當使浮動電極102不帶電時的ID-VG曲線，而相當於圖2C所示的曲線114。當VG=0[V]時的汲極電流(零電流)為1×10-10A左右。然而，當使浮動電極102適當地帶電時，如曲線112所示，零電流降低到1×10-24A。
再者，當使浮動電極102過度帶電時，如曲線113所示，零電流為比曲線112低的1×10-29A左右，然而因為閾值成為高，所以為了得到充分的導通電流，需要將大電壓施加到閘極。因為該結果給半導體電路帶來過大負擔，所以，除非有特殊的目的，較佳不使浮動電極102過度帶電。注意，圖1C所示的曲線是為了容易說明FET的特性的變動的曲線，而不是實際測量值。
零電流根據FET的用途而不同。例如，在反相器等的邏輯電路中，為了使起因於貫通電流的耗電量降低，零電流為1×10-12A以下即可，通常不需要為1×10-15A以下。另一方面，在後述的作為半永久地儲存資料的記憶體的用途中，需要為1×10-21A以下，較佳為1×10-24A以下。
另外，藉由微細地調整電荷，可以使多個FET的特性一致。根據上述說明明顯看出，在具有導體半導體結的FET中，由於半導體層的厚度、閘極絕緣膜的厚度、通道長度等的大小，零電流或閾值變動。在所有FET中，難以使這些量成為相等，而不能避免各個FET之間的偏差。因此FET的零電流或閾值成為不均勻。
另外，FET的特性的偏差也由於製造製程的條件等變動。例如，當作為半導體使用氧化物半導體時，一般而言，藉由濺射法形成半導體層，即使此時使用相同的靶材，也有時在形成的半導體層中產生當開始使用(新品)時與當長期使用之後時的微小的差異。
藉由調整各個FET中的儲存在浮動電極102中的電荷的量，可以減小這些特性的偏差。其結果是，可以使用之前是不良品的FET。尤其是，在集成度高的半導體電路中，這樣做的效果很大。即，在集成度高的電路中，當一個FET成為不良時，因為代替其的方法有限制，所以有時導致半導體電路整體成為不良。即，良率降低。但是如果藉由上述的方法來對本應是不良品的FET進行補救，則提高良率。
當從浮動電極102的半導體層101去除電子的力量比源極電極103a或汲極電極103b將電子注入到半導體層101的力量大時，上述的效果明顯。這種力量的大小根據功函數或電子親和力決定。
明確而言，浮動電極102的功函數較佳比源極電極103a或汲極電極103b的功函數大0.6電子伏特以上。或者，浮動電極102的功函數較佳比半導體層的電子親和力大0.6電子伏特以上。
一般而言，如果使用功函數大的材料，即使儲存在浮動電極102中的電荷量少，也可以得到充分低的零電流。然而，即使使用功函數小的材料，如果使儲存在浮動電極102中的電荷量增大則可以得到充分低的零電流，因此在通常的使用中沒有問題。注意，因為當使用功函數大的材料時被儲存的電荷不容易洩漏，所以當在長期且高溫的條件下進行儲存時有防止FET的特性的劣化的效果。
另外，當使用於浮動電極102的材料的功函數大於用於閘極105或半導體層101的材料的功函數時，在使浮動電極102帶電的製程中，可以使浮動電極102更有效地帶電。
當要使浮動電極102帶負電時，藉由將正電壓施加到閘極105，使電子從產生在半導體層101的表面上的通道移動到浮動電極102，此時一度進入到浮動電極102的電子有時再次移出到閘極105。
此時，因為當浮動電極102的材料的功函數大時絕緣物104的傳導帶成為更高，所以進入到浮動電極102的電子再次移出到閘極105的概率降低。因此，可以使浮動電極102有效地帶電。
藉由使浮動電極102與閘極105之間的絕緣物104的厚度大於浮動電極102與半導體層101之間的厚度，也可以得到同樣的效果。注意，因為此時閘極105與半導體層101之間的電容降低，所以導通電流減小。
圖3A示出圖1A所示的FET的立體圖。另外，圖3B是包括圖3A中的線A-A’和線B-B’的面的剖面圖，而相當於圖1A。另外，圖3C是包括圖3A中的線B-B’和線D-D’(在圖3A中，點D’是在FET的背後，而不能夠表示)的面的剖面圖。
如圖3C所示，浮動電極102的長度WF比FET的通道幅度W大，而需要覆蓋半導體層101的通道幅方向的兩端。對此，在圖3B中，浮動電極102的幅度LF比FET的通道長度L大，然而不侷限於此。例如，浮動電極102的幅度LF也可以比FET的通道長度L小。注意，浮動電極102中的一端需要位於源極電極103a與汲極電極103b之間。
另外，為了藉由本發明得到充分低的零電流，較佳不接觸於導體的狀態下的半導體層的載子濃度為1012/cm3以下。另外，如上述的說明，作為半導體層的載子濃度，當接觸於導體時，在導體的近旁載子從導體被注入，或者載子被導體吸收，因此難以測量本來的載子濃度。從而，需要在離導體充分遠的(至少100μm以上遠的)部分進行測量。
與上述關聯地，當半導體層101是氧化物半導體時，較佳氧缺損或氫濃度小。這是因為氧缺損或氫的混入會成為載子的源泉的緣故。另外，當包含氫時，FET的工作不穩定。所以較佳將氫濃度設定為1018/cm3以下。
雖然上述討論是針對具有導體半導體結的FET的，但是也可以將其應用於具有載子濃度的濃度梯度的FET。尤其是，在由於PN接合而不能實現源極和汲極之間的分離的FET中，藉由本發明可以形成源極和汲極之間的分離。
在導體與半導體的接合中，如上所說明，根據功函數和電子親和力等，有時電子從導體被供應到半導體，也有時電子從半導體被吸收到導體。該現象同樣發生在具有高濃度的載子的區域和具有低濃度的載子的區域中。
例如，假設有第一區域和第二區域的兩個區域，且假設在第一區域中電子濃度為1×1020/cm3，在第二區域中電子濃度為1×1012/cm3。此時，在帶圖中第一區域的費米能階存在於傳導帶的下端近旁，而第二區域的費米能階存在於帶圖的中央附近。換言之，大部分的第一區域的電子的勢能比第二區域的電子的勢能高。
如果使第一區域與第二區域接合，則因勢能的差而使第一區域的電子流入到第二區域。當第一區域的電子濃度是如1×1020/cm3那樣較高的電子濃度時，電子的供給可以認為是與導體和第二區域接觸的情況相同，從而電子流到第二區域的相當深的部分。
上述電子流入的程度依賴於第二區域的費米能階與第一區域的費米能階的差，即依賴於第二區域的電子濃度與第一區域的電子濃度的比率，如果第二區域的電子濃度低，電子則從第一區域注入到第二區域的更深部分。不用說，如此被注入的電子會增加零電流。
特別是，當對使用矽的情況與使用能隙比矽大的半導體的情況進行比較時，當使用後者時電子被注入到第二區域的更深的部分。這是因為後者的能隙更大，引起第一區域的費米能階和第二區域的費米能階的差大的緣故。
為了防止這樣的從具有高濃度的載子的區域的載子的流入，藉由如上所述的帶電的浮動電極去除流入的電子，在半導體層中形成電子濃度極低的區域，即可。其原理與圖1B所示的相同。
注意，在上述說明中論及導體的功函數。在最簡單的假設中，作為導體的功函數使用由其與半導體的介面決定的值即可，但是，實際上，在很多情況下，在介面上由於化學反應而形成半導體和導體的化合物，或者因在介面上捕獲電荷或者異種元素，而呈現複雜的物性。
另外，例如，當層疊有半導體層、厚度是幾nm以下的極薄的第一導體層和層疊在其上的具有一定程度的厚度的第二導體層時，第一導體層的功函數的影響度大幅度地降低。因此，當適用本發明時，在設計當中使離半導體和導體的介面有5nm的部分的各種材料的功函數滿足在本發明中較佳的條件。
本發明的效果在作為載子實際上只使用電子和電洞中的一方的半導體材料(不能藉由摻雜控制導電型的半導體材料)中顯著。換言之，在電子和電洞中的一方的遷移率是1cm2/Vs以上，而另一方的遷移率是0.01cm2/Vs以下，或者另一方作為載子不存在，或者另一方的有效品質是自由電子的100倍以上等的情況下，本發明可以得到理想的結果。
下面，關於本發明的實施方式參照圖式給予詳細的說明。注意，本發明不侷限於下述說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其方式和詳細內容可以被變換為各種各樣的形式。因此，本發明不限於以下對實施方式和實施例的描述。
另外，以下的實施方式中的任一個所公開的結構或條件等的專案在其他的實施方式中也可以適當地組合。注意，在以下說明的結構中，在不同的圖式之間使用共同的圖式標記來顯示相同的構成要素，並且，有時省略相同部分或者具有同樣功能的部分的詳細說明。
注意，在本說明書中，氧化物是指包含在該物質(包含化合物)中的氮、氧、氟、硫、硒、氯、溴、碲、碘所占的比率(莫耳比)為整體的25%以上，相對於此，氧的比率(莫耳比)為整體的70%以上的氧化物。
另外，在本說明書中，金屬元素是指稀有氣體元素、氫、硼、碳、氮、16族元素(氧等)、17族元素(氟等)、矽、磷、鍺、砷、銻以外的所有元素。
實施方式1
參照圖4A至6C說明本實施方式。首先，在基板201上形成導體膜和絕緣膜、導體膜，藉由選擇性地蝕刻該導體膜和絕緣膜、導體膜，如圖4A所示，形成閘極202、第一閘極絕緣膜203、浮動電極204。作為基板201，可以使用各種基板，但是基板201需要具有能夠承受此後的處理的物性。另外，其表面較佳地具有絕緣性。換言之，較佳基板201是絕緣體的單體或者在絕緣體、導體或半導體的表面上形成有絕緣層的基板等。
作為絕緣體，可以使用各種玻璃、藍寶石、石英、陶瓷等。作為導體，可以使用鋁、銅、不鏽鋼、銀等。作為半導體，可以使用矽、鍺、碳化矽、氮化鎵等。在本實施方式中，作為基板201使用鋇硼矽酸鹽玻璃。
作為閘極202的材料，可以使用各種金屬材料或導電性氧化物等的導體。既可以單獨使用這種材料構成閘極202，又可以採用多層結構。在本實施方式中，使用藉由濺射法形成的厚度為250nm的鈦/鋁/鈦的3層結構的多層膜。
另外，常規上，為了降低零電流，作為閘極的材料較佳地使用功函數大的材料。這是因為功函數大的材料可以有效地去除半導體層中的電子的緣故，然而，因為在本實施方式中是使浮動電極204帶電而使用，所以閘極202的功函數幾乎不產生影響。
功函數高的材料大多有價格貴、製造困難、導電性欠佳等的問題，而成為實用上的障礙，然而，在本實施方式中，即使使用價格便宜、容易製造、導電性也良好的材料，也可以得到充分低的零電流。
作為第一閘極絕緣膜203的材料，可以使用氧化矽、氧化鋁、氮化鋁、氧化鉿、氧化鑭、氧化釔等。較佳將厚度設定為當此後使用時不從浮動電極204洩漏電荷的程度。在本實施方式中，作為第一閘極絕緣膜203的材料，使用藉由CVD法形成的厚度為30nm至100nm的氧氮化矽。
作為浮動電極204的材料，可以使用與閘極202同樣的各種導電性材料。一般而言，較佳地使用功函數大的材料，然而不侷限於此。另外，如上所述，有的功函數大的材料導電性不充分，然而因為在浮動電極204中電子移動於受侷限的區域，所以導電性幾乎不成問題。另外，其厚度為5nm至100nm，較佳為10nm至30nm，即可。
再者，如圖4A所示，覆蓋閘極202、第一閘極絕緣膜203、浮動電極204形成厚絕緣物205。較佳地採用臺階覆蓋性良好的方法或材料形成絕緣物205。例如，作為絕緣物205的材料，使用藉由CVD法或旋塗法形成的氧化矽、氮化矽、氧氮化矽等，即可。注意，其厚度需要至少大於閘極202、第一閘極絕緣膜203、浮動電極204的厚度的總和。
圖6A示出從上方看在圖4A中以剖面示出的FET的情形。在圖6A至6C中，省略絕緣物205。圖4A示出沿著圖6A的X-X’的剖面，而且，圖5A示出沿著Y-Y’的剖面。
此後，例如，藉由化學機械拋光(CMP)法，使其表面平坦化。將這種拋光進行到浮動電極204的表面露出，即可。另外，例如，當藉由旋塗法形成絕緣物205時，如果其表面已經是充分平坦的平面，則不需要利用CMP法，而利用通常的乾蝕刻法對絕緣物205進行蝕刻直到浮動電極204的表面露出，即可。像這樣，使閘極202、第一閘極絕緣膜203、浮動電極204成為埋入在絕緣物205a中的狀態。
此後，如圖4B所示，形成第二閘極絕緣膜206、半導體層207、保護絕緣層208。因為在充分平坦的平面上形成，所以也可以利用如濺射法那樣的臺階覆蓋性不充分的方法進行這些成膜。另外，以不使基板201在途中接觸於大氣的方式連續地進行這些的形成。該方法在防止半導體層207與大氣接觸，尤其是防止半導體層吸收大氣中的水蒸氣上有效。
另外，使用用於第一閘極絕緣膜203的材料形成第二閘極絕緣膜206和保護絕緣層208即可，其氫濃度較佳是充分低。為此，較佳使成膜時的氣圍中的氫及包含氫的化合物(水等)的濃度為充分低。
第二閘極絕緣膜206的厚度較佳為充分薄以便在此後的製程中將電荷儲存在浮動電極204中，同時又較佳為充分厚以便當此後使用時不從浮動電極204洩漏電荷。在本實施方式中，第二閘極絕緣膜206的厚度為10nm至20nm。
如果在量產性上沒有問題，則保護絕緣層208的厚度越厚越好。而且，較佳保護絕緣層208中存在過剩的氧。在本實施方式中，保護絕緣層208的厚度為50nm至100nm。
作為半導體層207的材料，使用具有In或Ga的氧化物半導體。作為氧化物半導體，除了上述以外還可以使用各種氧化物半導體。在本實施方式中，藉由使用均等包含In、Ga、Zn的氧化物靶材的濺射法形成厚度為5nm至20nm的In-Ga-Zn類氧化物膜。半導體層207的氫濃度也較佳為充分低。為此，較佳使成膜時的氣圍中的氫及包含氫的化合物(水蒸氣等)的濃度充分低。圖5B示出相當於沿著圖4B的剖面的FET的Y-Y’的剖面。
此後，對浮動電極204、第二閘極絕緣膜206、半導體層207、保護絕緣層208選擇性地進行蝕刻。蝕刻的結果是，其形狀變化，而分別成為浮動電極204a、第二閘極絕緣膜206a、半導體層207a、保護絕緣層208a。圖6B示出此時的FET的俯視圖。另外，圖4C示出沿著X-X’的剖面，且圖5C示出沿著Y-Y’的剖面。注意，在圖6A至6C中省略第一閘極絕緣膜203、絕緣物205a、第二閘極絕緣膜206a、保護絕緣層208a。
藉由該蝕刻確定半導體層207a的區域，較佳分階段地進行該蝕刻。在成為半導體層207a的部分中形成抗蝕劑掩模，而防止對成為半導體層207a的部分進行蝕刻。首先，對保護絕緣層208、半導體層207、第二閘極絕緣膜206進行蝕刻。也可以連續地進行該蝕刻。藉由該蝕刻形成第二閘極絕緣膜206a、半導體層207a、保護絕緣層208a，第二閘極絕緣膜206a和保護絕緣層208a成為與半導體層207a大致相同的形狀。另外，浮動電極204的一部分和絕緣物205a的一部分露出。
接著，對浮動電極204進行蝕刻。在優先對浮動電極204進行蝕刻的條件下，進行該蝕刻。其結果是，絕緣物205a成為幾乎沒有被蝕刻的狀態。藉由該蝕刻浮動電極204被蝕刻，而使浮動電極204a成為只存在於半導體層207a之下的狀態。
從圖6B明顯看出，浮動電極204a對應於半導體層207a的形狀，即以自對準的方式形成，且浮動電極204a具有與半導體層207a的通道寬度方向的長度大概相等的長度，而成為在通道寬度方向中與從的半導體層207a的一端到其另一端的區域重疊的結構。這樣的結構尤其是在實現微細化方面效果大。
在上述蝕刻製程之後或之前，一次或多次進行形成半導體層207之後的適當的熱處理，即可。這是為了使半導體層207或207a中的氫濃度或氧缺損降低的緣故。
此後，形成層間絕緣物209(參照圖4D及5D)。層間絕緣物209是單層或多層的絕緣物，而可以使用藉由濺射法、CVD法、旋塗法等形成的氧化矽、氮化矽、氧氮化矽等的無機絕緣物或聚醯亞胺等的有機絕緣物來形成。
例如，首先藉由濺射法形成氫濃度極低的厚度為50nm至200nm的氧化矽膜，此後藉由旋塗法形成厚度為500nm至1μm的聚醯亞胺膜，即可。為了具有平坦的表面，較佳藉由旋塗法形成聚醯亞胺膜。
然後，如圖4D及圖6C所示，在層間絕緣物209中形成接觸孔210a及210b。注意，在圖6C中沒有將層間絕緣物209表示出。然後，形成金屬等的導體膜，對其選擇性地進行蝕刻，而使其成為源極電極211a和汲極電極211b。作為用於源極電極211a和汲極電極211b的材料，可以舉出各種金屬材料或導電性氧化物等。藉由上述步驟，完成具有浮動電極204a的FET。
實施方式2
在本實施方式中，使用圖7A至7D對在由矽形成的FET上具有別的半導體層，且形成具有浮動電極的FET的半導體電路的製造方法進行說明。首先，藉由已知的矽MOSFET製造技術，在矽基板301中形成元件分離區302，而形成具有閘極絕緣膜303、閘極304、源極306a以及汲極306b的矽FET。在閘極304中，也可以設置如圖所示的側壁。另外，閘極304也存在於元件分離區上。再者，也可以在源極306a及汲極306b的表面上設置用於提高導電性的矽化物層305a和305b(參照圖7A)。
此後，形成絕緣物，並藉由CMP法對其表面進行拋光來得到表面平坦的絕緣物307。進行CMP法直到閘極304的表面露出，即可。再者，形成氧化物半導體膜，對其進行蝕刻，而形成所需要的形狀(例如，島狀)的氧化物半導體層308(參照圖7B)。
然後，形成達到源極306a的接觸孔，藉由沉積導體膜且在使其表面平坦化之後選擇性地進行蝕刻，而形成第一電極309a和第二電極309b。再者，藉由沉積絕緣膜和導體膜且對此進行蝕刻，形成第一閘極絕緣層310和浮動電極311(參照圖7C)。注意，在此，本實施方式中的第一閘極絕緣層310相當於實施方式1中的第二閘極絕緣膜206a。
此後，沉積第二閘極絕緣層312和導體膜，對導體膜選擇性地進行蝕刻，而形成佈線313a和佈線313b。佈線313a也用作以氧化物半導體為半導體層的FET317的閘極。另外，在與第二電極309b之間，佈線313b形成以第二閘極絕緣層312為電介質的電容元件318(參照圖7D)。
再者，形成層間絕緣物314，在此中形成接觸孔，埋入達到第一電極309a的接觸塞315。再者，也可以設置連接到接觸塞315的佈線。藉由上述步驟，形成具有矽MOSFET316、氧化物半導體的FET317、電容元件318的半導體電路(參照圖7D)。
將如上述那樣的半導體電路可以應用於如圖8A所示的記憶元件。該記憶元件包括FET316和317的兩個FET、一個電容元件318。在圖中示出的是第n行第m列的記憶元件。
當將資料寫入到記憶元件時，藉由使寫入字線Qn的電位為高，使FET317為導通，如果此時將資料施加到位元線Rm，則對應於資料的電荷穿過FET317，且儲存在電容元件318中。
當從記憶元件讀出資料時，藉由使讀出字線Pn的電位成為適當的值，根據儲存在電容元件318中的電荷的量，FET316成為導通或成為截止，因此藉由對位元線Rm的電位與源極線Sm的電位進行比較，可以讀出資料。
像這樣，當讀出資料時資料不會消失。因此，如果FET317的零電流充分低，則可以半永久性地儲存資料。為了使零電流為充分低，使浮動電極311帶負電。因此，可以使FET317的零電流為1×10-21A以下，較佳為1×10-24A以下，而可以極長期地保持資料。
在圖8A所示的記憶元件中，因為藉由FET316將資料增幅而讀出，所以也可以使電容元件318的電容為1×10-16F以下，較佳為1×10-17F以下，且具有可以使電容元件318的結構簡單並且可以縮小其面積的特徵。因此，記憶元件也可以被縮小，而可以實現高集成化。
另一方面，當使用這樣的電容小的電容元件318時，當FET317的零電流大時，資料在一瞬間消失。如上所述，在使FET317的零電流為1×10-21A的情況下，如果電容元件318的電容為1×10-16F則僅可以將資料保持一天，如果電容元件318的電容為1×10-17F則僅可以將資料保持3個小時，然而在使FET317的零電流為1×10-24A的情況下，如果電容元件318的電容為1×10-16F則可以將資料保持3年，即使電容元件318的電容為1×10-17F也可以將資料保持100天。再者，在使FET317的零電流為1×10-26A的情況下，即使電容元件318的電容為1×10-17F也可以將資料保持長達31年。
另一方面，藉由援用圖7A至7D所示的製造製程，也可以形成圖8B所示的包括一個FET317a和一個電容元件318a的DRAM型記憶元件。在該記憶元件中，為了防止噪音，電容元件318a的電容需要為1×10-15F以上，為此，可以使用疊層型電容器。
當將高信號施加到字線Qn而使FET317a導通時，藉由將資料施加到位元線Rm來將電荷儲存在電容元件318a中，而寫入資料，並且當將高信號施加到字線Qn而使FET317a導通時，藉由測量從電容元件318a放出到位元線Rm的電荷量，而讀出數據。另外，通常源極線Sn保持一定的電位，但也可以施加與位元線Rm或字線Qn同步的信號。
當然，FET317a的零電流越小，電容元件318a可以越長期地儲存電荷，因此可以長期保持資料。例如，在電容元件318a的電容為1×10-15F時，如果使FET317a的零電流為1×10-21A則可以將資料保持11天，但如果使FET317a的零電流為1×10-24A以下時則可以將資料保持31年以上。在為後者時，實際上可以半永久地儲存資料。
實施方式3
在實施方式1或2中對FET的製造方法進行了說明，而在本實施方式中使用圖9A至9C對將電荷儲存在浮動電極的方法進行說明。在本實施方式中，對將電荷儲存在如圖8A所示的記憶元件中的方法進行說明。注意，記憶元件的RTr(n,m)、WTr(n,m)、C(n,m)分別相當於圖8A中的FET316、FET317、電容元件318。
<圖9A>
首先，在完成包括記憶元件的半導體電路之後，測量記憶元件的初期特性。在此步驟中，WTr(n,m)的浮動電極不帶電。在此，判定是否用作記憶元件，而且，記錄記憶元件的特性。
<圖9B>
在此步驟中，將電荷儲存在WTr(n,m)的浮動電極中。儲存在WTr(n,m)的浮動電極中的電荷的量可以由WTr(n,m)的閘極與源極電極(或汲極電極)之間的電位差控制。明確而言，藉由控制寫入字線Qn與位元線Rm之間的電位差，可以控制儲存在記憶元件的WTr(n,m)的浮動電極中的電荷。根據上述的測量結果，將適當的量的電荷儲存在記憶元件的WTr(n,m)的浮動電極中。另外，可以用足夠的時間儲存電荷，因此，可以使被儲存的電荷量的誤差充分小。
<圖9C>
在此步驟中，再次測量記憶元件的特性。在此，如果在所需要的量的記憶元件中得到充分的特性，則使用樹脂等封止半導體電路，而封裝半導體電路。然而，如果在所需要的量的記憶元件中得不到充分的特性，則根據該測量資料，再次回到將適當的量的電荷儲存在浮動電極中的製程。
藉由反復這樣的迴圈，可以得到良品率高的半導體電路及半導體裝置(儲存裝置)。在上述製程中，使用高電壓儲存電荷，但是可以從外部的電路供應那時使用的電壓。
實施方式4
上述實施方式1至實施方式3所示的半導體裝置可以用於如半導體記憶體等的各種各樣的電子裝置。例如，電視機、個人電腦、行動電話等的通訊設備、電子記事簿、可攜式音樂播放機等。
101．．．半導體層
102．．．浮動電極
103a．．．源極電極
103b．．．汲極電極
104．．．絕緣物
105．．．閘極
111．．．ID-VG曲線
112．．．ID-VG曲線
113．．．ID-VG曲線
114．．．ID-VG曲線
115．．．ID-VG曲線
116．．．ID-VG曲線
201．．．基板
202．．．閘極
203．．．第一閘極絕緣膜
204．．．浮動電極
204a．．．浮動電極
205．．．絕緣物
205a．．．絕緣物
206．．．第二閘極絕緣膜
206a．．．第二閘極絕緣膜
207．．．半導體層
207a．．．半導體層
208．．．保護絕緣層
208a．．．保護絕緣層
209．．．層間絕緣物
210a．．．接觸孔
210b．．．接觸孔
211a．．．源極電極
211b．．．汲極電極
301．．．基板
302．．．元件分離區
303．．．閘極絕緣膜
304．．．閘極
305a．．．矽化物層
305b．．．矽化物層
306a．．．源極
306b．．．汲極
307．．．絕緣物
308．．．半導體層
309a．．．第一電極
309b．．．第二電極
310．．．第一閘極絕緣層
311．．．浮動電極
312．．．第二閘極絕緣層
313a．．．佈線
313b．．．佈線
314．．．層間絕緣物
315．．．接觸塞
316．．．FET
317．．．FET
317a．．．FET
318．．．電容元件
318a．．．電容元件
在圖式中：
圖1A至1C是示出本發明的FET的一個例子及工作原理的圖；
圖2A至2C是示出現有的FET的例子及工作的圖；
圖3A至3C是示出本發明的FET的例子的圖；
圖4A至4D是示出實施方式1的FET的製造製程的圖；
圖5A至5D是示出實施方式1的FET的製造製程的圖；
圖6A至6C是示出實施方式1的FET的製造製程的圖；
圖7A至7D是示出實施方式2的具有FET的半導體裝置的製造製程的圖；
圖8A和8B是示出實施方式2的具有FET的半導體裝置的電路的圖；
圖9A至9C是示出實施方式3的具有FET的半導體裝置的製造製程的圖。
101．．．半導體層
102．．．浮動電極
103a．．．源極電極
103b．．．汲極電極
104．．．絕緣物
105．．．閘極

Claims (8)

  1. 一種半導體裝置的製造方法，包括如下製程：形成包括場效應電晶體的半導體電路，其中該場效應電晶體包括：半導體層；接觸於該半導體層的第一面的第一及第二導體電極；該半導體層的該第一面或第二面上的閘極；以及該半導體層與該閘極之間的浮動電極，其中，該浮動電極包括導體或半導體，且被絕緣物包圍，並且，該浮動電極以橫穿該半導體層的方式被設置，充電以使該浮動電極帶電荷；以及在使該浮動電極帶電荷之後使用遮光材料覆蓋該半導體電路，其中，於該浮動電極中之該電荷的數量在充電後不發生變化，並且其中，在該充電製程中，於該浮動電極中之該電荷數量被確定，以降低該半導體電路的特性的變動。
  2. 一種半導體裝置的製造方法，包括如下製程：形成包括焊盤和場效應電晶體的半導體電路，其中該場效應電晶體包括：半導體層；接觸於該半導體層的第一面的第一及第二導體電極；該半導體層的該第一面或第二面上的閘極；以及 該半導體層與該閘極之間的浮動電極，其中，該浮動電極包括導體或半導體，且被絕緣物包圍，並且，該浮動電極以橫穿該半導體層的方式被設置；藉由將電壓經過該焊盤施加到該閘極和該第一及第二導體電極中的一個來使該浮動電極充電以帶電荷，其中，於該浮動電極中之該電荷的數量在充電後不發生變化，以及其中，在該充電製程中，於該浮動電極中之該電荷數量被確定，以降低該半導體電路的特性的變動。
  3. 一種半導體裝置的製造方法，包括如下製程：形成包括場效應電晶體的半導體電路，該場效應電晶體包括：半導體層；接觸於該半導體層的第一面的第一導體電極及第二導體電極；該半導體層的該第一面或第二面上的閘極；以及該半導體層與該閘極之間的區域，其中，該區域橫穿該半導體層；充電以使該區域帶電荷；以及在使該區域帶電荷之後使用遮光材料覆蓋該半導體電路，其中，於該區域中之該電荷的數量在充電後不發生變化， 其中，在該充電製程中，於該區域中之該電荷數量被確定，以降低該半導體電路的特性的變動。
  4. 根據申請專利範圍第1至3項中任一項之半導體裝置的製造方法，其中該半導體層包括銦和鋅的在所有的金屬元素中所占比率為25%以上的氧化物。
  5. 根據申請專利範圍第1至3項中任一項之半導體裝置的製造方法，其中該半導體層包含能隙為3.0eV以上且4.5eV以下的氧化物。
  6. 根據申請專利範圍第1至3項中任一項之半導體裝置的製造方法，其中，該半導體層包括第一摻雜區和第二摻雜區，各個該第一摻雜區和該第二摻雜區的每一個包含濃度比該半導體層的其他的區域高的載子，該第一摻雜區接觸於第一導體電極，並且，該第二摻雜區接觸於該第二導體電極。
  7. 根據申請專利範圍第6項之半導體裝置的製造方法，其中，該第一摻雜區和該第二摻雜區的每一個的載子濃度為1×1018/cm3以上且低於1×1021/cm3。
  8. 根據申請專利範圍第3項之半導體裝置的製造方法，其中，該區域包括導體或半導體並且其被絕緣物包圍。
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