JPH07249688A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07249688A JPH07249688A JP6041570A JP4157094A JPH07249688A JP H07249688 A JPH07249688 A JP H07249688A JP 6041570 A JP6041570 A JP 6041570A JP 4157094 A JP4157094 A JP 4157094A JP H07249688 A JPH07249688 A JP H07249688A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
(57)【要約】
【目的】トランジスタの閾値電圧を各素子ごとに容易に
調整することができる論理回路を備えた半導体集積回路
装置を提供する。 【構成】半導体基板１１上に第１の絶縁膜１４を介して
フローティングゲート１５が形成され、該フローティン
グゲート１５の上に第２の絶縁膜１６を介してコントロ
ールゲート１７が形成され、前記フローティングゲート
１５の両側の前記半導体基板１１の表層にソース／ドレ
イン領域層１２，１３が形成されてなるＭＯＳ型トラン
ジスタが、論理回路内の全てのトランジスタに用いら
れ、かつ前記フローティングゲート１５に注入される電
荷の量が、各素子の閾値電圧に応じて異なる論理回路を
有すること。
調整することができる論理回路を備えた半導体集積回路
装置を提供する。 【構成】半導体基板１１上に第１の絶縁膜１４を介して
フローティングゲート１５が形成され、該フローティン
グゲート１５の上に第２の絶縁膜１６を介してコントロ
ールゲート１７が形成され、前記フローティングゲート
１５の両側の前記半導体基板１１の表層にソース／ドレ
イン領域層１２，１３が形成されてなるＭＯＳ型トラン
ジスタが、論理回路内の全てのトランジスタに用いら
れ、かつ前記フローティングゲート１５に注入される電
荷の量が、各素子の閾値電圧に応じて異なる論理回路を
有すること。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、より詳しくは、論理回路を有する半導体集積回路
装置の改善に関する。
関し、より詳しくは、論理回路を有する半導体集積回路
装置の改善に関する。
【０００２】
【従来の技術】従来、一般的に用いられる半導体集積回
路装置で論理回路を構成する際には、論理回路のスイッ
チング素子などに用いられるＭＯＳ型トランジスタの閾
値電圧を均一にして回路を構成していた。
路装置で論理回路を構成する際には、論理回路のスイッ
チング素子などに用いられるＭＯＳ型トランジスタの閾
値電圧を均一にして回路を構成していた。
【０００３】
【発明が解決しようとする課題】近年、ＭＯＳ型トラン
ジスタを用いる半導体集積回路装置は微細化による集積
密度の向上と動作速度の向上が目ざましく、サブミクロ
ンレベルまで微細化されると短チャネル効果による閾値
電圧の低下が生じ、製造プロセスのわずかなばらつきに
よって各素子の閾値が大きく変動してしまう。
ジスタを用いる半導体集積回路装置は微細化による集積
密度の向上と動作速度の向上が目ざましく、サブミクロ
ンレベルまで微細化されると短チャネル効果による閾値
電圧の低下が生じ、製造プロセスのわずかなばらつきに
よって各素子の閾値が大きく変動してしまう。
【０００４】このため各素子の閾値電圧にかなりのばら
つきが生じてしまい、その後各素子の閾値電圧を調整す
ることは非常に困難であった。また、特に論理回路を有
する半導体集積回路装置では、同一の論理回路内に閾値
電圧の異なるＭＯＳ型トランジスタを形成したほうが回
路性能が向上する場合が多いが、それを実現する為には
複数回不純物を注入したり、ゲート絶縁膜の膜厚を各素
子について選択的に変えるなどして、選択的に閾値電圧
を制御する必要があり、そのプロセスが非常に複雑であ
って、各素子ごとに閾値電圧を調整することは非常に困
難であった。
つきが生じてしまい、その後各素子の閾値電圧を調整す
ることは非常に困難であった。また、特に論理回路を有
する半導体集積回路装置では、同一の論理回路内に閾値
電圧の異なるＭＯＳ型トランジスタを形成したほうが回
路性能が向上する場合が多いが、それを実現する為には
複数回不純物を注入したり、ゲート絶縁膜の膜厚を各素
子について選択的に変えるなどして、選択的に閾値電圧
を制御する必要があり、そのプロセスが非常に複雑であ
って、各素子ごとに閾値電圧を調整することは非常に困
難であった。
【０００５】本発明はこのような事情に鑑みてなされた
ものであって、ＭＯＳ型トランジスタの閾値電圧を各素
子ごとに容易に調整することができる論理回路を備えた
半導体集積回路装置を提供することを目的とする。
ものであって、ＭＯＳ型トランジスタの閾値電圧を各素
子ごとに容易に調整することができる論理回路を備えた
半導体集積回路装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記した課題は、図１に
例示するような半導体基板１１上に第１の絶縁膜１４を
介してフローティングゲート１５が形成され、該フロー
ティングゲート１５の上に第２の絶縁膜１６を介してコ
ントロールゲート１７が形成され、前記フローティング
ゲート１５の両側の前記半導体基板１１の表層にソース
／ドレイン領域層１２，１３が形成されてなるＭＩＳ型
トランジスタが、論理回路内の全て又は一部のトランジ
スタに用いられ、かつ前記フローティングゲート１５に
注入される電荷の量が、各素子の閾値電圧に応じて調整
された論理回路を有することを特徴とすることによって
解決する。
例示するような半導体基板１１上に第１の絶縁膜１４を
介してフローティングゲート１５が形成され、該フロー
ティングゲート１５の上に第２の絶縁膜１６を介してコ
ントロールゲート１７が形成され、前記フローティング
ゲート１５の両側の前記半導体基板１１の表層にソース
／ドレイン領域層１２，１３が形成されてなるＭＩＳ型
トランジスタが、論理回路内の全て又は一部のトランジ
スタに用いられ、かつ前記フローティングゲート１５に
注入される電荷の量が、各素子の閾値電圧に応じて調整
された論理回路を有することを特徴とすることによって
解決する。
【０００７】
【作 用】本発明によれば、図１に例示するようなフロ
ーティングゲート１５とコントロールゲート１７を有す
るＭＩＳ型トランジスタが、論理回路に用いる全て又は
一部のトランジスタに用いられ、フローティングゲート
１５に注入される電荷の量が、各素子の閾値電圧に応じ
て調整されている。
ーティングゲート１５とコントロールゲート１７を有す
るＭＩＳ型トランジスタが、論理回路に用いる全て又は
一部のトランジスタに用いられ、フローティングゲート
１５に注入される電荷の量が、各素子の閾値電圧に応じ
て調整されている。
【０００８】このため、フローティングゲート１５へ注
入する電荷量を変化させることで、コントロールゲート
１７に対する見かけの閾値電圧が変化するので、デバイ
ス内での各素子の閾値電圧のばらつきをあとから調整し
たり、回路性能向上のために同一の論理回路内に閾値電
圧の異なるＭＩＳ型トランジスタを形成することが比較
的容易に可能になる。
入する電荷量を変化させることで、コントロールゲート
１７に対する見かけの閾値電圧が変化するので、デバイ
ス内での各素子の閾値電圧のばらつきをあとから調整し
たり、回路性能向上のために同一の論理回路内に閾値電
圧の異なるＭＩＳ型トランジスタを形成することが比較
的容易に可能になる。
【０００９】なお、本発明に係る半導体集積回路装置に
おいて、フローティングゲート１５の電荷量を調整する
のに、フローティングゲート１５へ、電子ビームによっ
て電荷を注入する事で調整しているので、各素子につい
て選択的にフローティングゲート１５の電荷量を調整す
ることが容易に可能となる。
おいて、フローティングゲート１５の電荷量を調整する
のに、フローティングゲート１５へ、電子ビームによっ
て電荷を注入する事で調整しているので、各素子につい
て選択的にフローティングゲート１５の電荷量を調整す
ることが容易に可能となる。
【００１０】
【実施例】以下で、本発明の実施例に係る半導体集積回
路装置について説明する。本実施例では、ＣＭＯＳを用
いた論理回路で頻繁に用いられる、図３に例示するよう
な準スタティックＴ型フリップフロップ（以下Ｔ−Ｆ／
Ｆと称する）を例に用いて説明する。
路装置について説明する。本実施例では、ＣＭＯＳを用
いた論理回路で頻繁に用いられる、図３に例示するよう
な準スタティックＴ型フリップフロップ（以下Ｔ−Ｆ／
Ｆと称する）を例に用いて説明する。
【００１１】図２（ａ），（ｂ）はそれぞれＴ−Ｆ／Ｆ
に用いられるトランスファーゲート及びインバータであ
る。図３に示すように、本実施例に係るＴ−Ｆ／ＦはＣ
ＭＯＳからなるインバータ２１〜２５と、トランスファ
ーゲート２６，２７で構成される回路であって、インバ
ータ２１，２２，２３で構成される３連インバータ回路
とインバータ２２，２４及びインバータ２３，２５が構
成する２連インバータ回路の動作により、トランスファ
ーゲート２６，２７から入力される入力データ信号Ｃ
Ｐ，ＣＰバーに基づき、２状態の出力信号Ｑ，Ｑバーを
出力する回路である。なお、入力データ信号ＣＰバーは
入力データ信号ＣＰの反転論理である。
に用いられるトランスファーゲート及びインバータであ
る。図３に示すように、本実施例に係るＴ−Ｆ／ＦはＣ
ＭＯＳからなるインバータ２１〜２５と、トランスファ
ーゲート２６，２７で構成される回路であって、インバ
ータ２１，２２，２３で構成される３連インバータ回路
とインバータ２２，２４及びインバータ２３，２５が構
成する２連インバータ回路の動作により、トランスファ
ーゲート２６，２７から入力される入力データ信号Ｃ
Ｐ，ＣＰバーに基づき、２状態の出力信号Ｑ，Ｑバーを
出力する回路である。なお、入力データ信号ＣＰバーは
入力データ信号ＣＰの反転論理である。
【００１２】本実施例では、このインバータ２１〜２５
と、トランスファーゲート２６，２７で用いられるＭＯ
Ｓ型トランジスタを全て図１に示すようなフローティン
グゲートを有するＭＯＳ型トランジスタ、すなわち半導
体基板１１上に第１の絶縁膜１４を介してフローティン
グゲート１５が形成され、該フローティングゲート１５
の上に第２の絶縁膜１６を介してコントロールゲート１
７が形成され、フローティングゲート１５の両側の半導
体基板１１の表層にソース／ドレイン領域層１２，１３
が形成されてなるトランジスタで構成し、その閾値電圧
が全て同一になるように設計する。
と、トランスファーゲート２６，２７で用いられるＭＯ
Ｓ型トランジスタを全て図１に示すようなフローティン
グゲートを有するＭＯＳ型トランジスタ、すなわち半導
体基板１１上に第１の絶縁膜１４を介してフローティン
グゲート１５が形成され、該フローティングゲート１５
の上に第２の絶縁膜１６を介してコントロールゲート１
７が形成され、フローティングゲート１５の両側の半導
体基板１１の表層にソース／ドレイン領域層１２，１３
が形成されてなるトランジスタで構成し、その閾値電圧
が全て同一になるように設計する。
【００１３】その後、図２（ａ）のようなトランスファ
ーゲートを構成する素子のフローティングゲート１５に
は電荷を注入せず、同図（ｂ）のようなＣＭＯＳインバ
ータを構成する素子のフローティングゲート１５には、
電子ビームを用いてコントロールゲート１７の上から選
択的に電荷を注入する。すると、図２（ｂ）のＣＭＯＳ
インバータにおいて、ｐチャネル型のＭＯＳ型トランジ
スタは、負のゲート電圧でＯＮするので、このフローテ
ィングゲートに電荷が注入されると、コントロールゲー
トに対するみかけの閾値電圧は低下して、ＯＮしやすく
なる。
ーゲートを構成する素子のフローティングゲート１５に
は電荷を注入せず、同図（ｂ）のようなＣＭＯＳインバ
ータを構成する素子のフローティングゲート１５には、
電子ビームを用いてコントロールゲート１７の上から選
択的に電荷を注入する。すると、図２（ｂ）のＣＭＯＳ
インバータにおいて、ｐチャネル型のＭＯＳ型トランジ
スタは、負のゲート電圧でＯＮするので、このフローテ
ィングゲートに電荷が注入されると、コントロールゲー
トに対するみかけの閾値電圧は低下して、ＯＮしやすく
なる。
【００１４】逆に、ｎチャネル型のＭＯＳ型トランジス
タは、正のゲート電圧でＯＮするので、このフローティ
ングゲートに電荷が注入されると、コントロールゲート
に対するみかけの閾値電圧は上昇して、ＯＮしにくくな
る。一般に、図２（ｂ）に示すようなｎチャネル型のＭ
ＯＳ型トランジスタとｐチャネル型のＭＯＳ型トランジ
スタとで構成されるＣＭＯＳのインバータでは、動作速
度を速めるためにｐチャネル型のＭＯＳ型トランジスタ
の閾値電圧は低くし、ＯＦＦ時のリーク電流を減少させ
るためにｎチャネル型のＭＯＳ型トランジスタの閾値電
圧は高くしたいという要求があるが、この要求は、ＣＭ
ＯＳのインバータを構成するＭＯＳ型トランジスタのフ
ローティングゲートの両方に電子ビームなどで電荷を注
入することにより、簡単に満たされることになる。
タは、正のゲート電圧でＯＮするので、このフローティ
ングゲートに電荷が注入されると、コントロールゲート
に対するみかけの閾値電圧は上昇して、ＯＮしにくくな
る。一般に、図２（ｂ）に示すようなｎチャネル型のＭ
ＯＳ型トランジスタとｐチャネル型のＭＯＳ型トランジ
スタとで構成されるＣＭＯＳのインバータでは、動作速
度を速めるためにｐチャネル型のＭＯＳ型トランジスタ
の閾値電圧は低くし、ＯＦＦ時のリーク電流を減少させ
るためにｎチャネル型のＭＯＳ型トランジスタの閾値電
圧は高くしたいという要求があるが、この要求は、ＣＭ
ＯＳのインバータを構成するＭＯＳ型トランジスタのフ
ローティングゲートの両方に電子ビームなどで電荷を注
入することにより、簡単に満たされることになる。
【００１５】このことにより、図２（ａ）のトランスフ
ァーゲートの閾値電圧は図２（ｂ）のＣＭＯＳインバー
タに比して相対的に高くなるが、動作安定性確保のため
に、この閾値電圧は高いほうが望ましいので全く問題な
く、また、図２（ｂ）のＣＭＯＳインバータの閾値電圧
は、ＭＯＳ型トランジスタのフローティングゲートへの
電荷注入で、動作速度を速めるためにｐチャネル型のＭ
ＯＳ型トランジスタの閾値電圧は低くし、ＯＦＦ時のリ
ーク電流を減少させるためにｎチャネル型のＦＡＭＯＳ
の閾値電圧は高くしたいという要求を同時に満たすこと
ができるので、Ｔ−Ｆ／Ｆを構成する上で最適な条件の
閾値電圧を得ることが出来る。
ァーゲートの閾値電圧は図２（ｂ）のＣＭＯＳインバー
タに比して相対的に高くなるが、動作安定性確保のため
に、この閾値電圧は高いほうが望ましいので全く問題な
く、また、図２（ｂ）のＣＭＯＳインバータの閾値電圧
は、ＭＯＳ型トランジスタのフローティングゲートへの
電荷注入で、動作速度を速めるためにｐチャネル型のＭ
ＯＳ型トランジスタの閾値電圧は低くし、ＯＦＦ時のリ
ーク電流を減少させるためにｎチャネル型のＦＡＭＯＳ
の閾値電圧は高くしたいという要求を同時に満たすこと
ができるので、Ｔ−Ｆ／Ｆを構成する上で最適な条件の
閾値電圧を得ることが出来る。
【００１６】また、本実施例では、フローティングゲー
ト１５への電荷注入は電子ビームを所望の素子に照射す
ることによって行っているので、選択的に電荷をフロー
ティングゲート１５に注入することも比較的容易であっ
て、閾値電圧の調整も容易になる。よって、例えば論理
回路の設計上、論理回路を構成する各素子の閾値電圧を
一定にしたいような場合に、たとえプロセスのばらつき
によって閾値電圧がばらついても、閾値電圧が低い素子
のフローティングゲートに後から電子ビームを選択的に
注入することによって、各素子間の閾値電圧のばらつき
を調整することが容易に可能になる。
ト１５への電荷注入は電子ビームを所望の素子に照射す
ることによって行っているので、選択的に電荷をフロー
ティングゲート１５に注入することも比較的容易であっ
て、閾値電圧の調整も容易になる。よって、例えば論理
回路の設計上、論理回路を構成する各素子の閾値電圧を
一定にしたいような場合に、たとえプロセスのばらつき
によって閾値電圧がばらついても、閾値電圧が低い素子
のフローティングゲートに後から電子ビームを選択的に
注入することによって、各素子間の閾値電圧のばらつき
を調整することが容易に可能になる。
【００１７】また、ユーザーが論理回路内の素子の閾値
電圧をあとから所望の値に調整することもできるので、
ＡＳＩＣ（Application Specific Integrated Circuit
）などのカスタムＩＣの論理ゲートを、上述のような
フローティングゲートを有するトランジスタで構成し、
不揮発性メモリも同時に構成できるようにしても有効で
ある。
電圧をあとから所望の値に調整することもできるので、
ＡＳＩＣ（Application Specific Integrated Circuit
）などのカスタムＩＣの論理ゲートを、上述のような
フローティングゲートを有するトランジスタで構成し、
不揮発性メモリも同時に構成できるようにしても有効で
ある。
【００１８】なお、本実施例では論理回路の一例として
ＣＭＯＳインバータを用いたＴ−Ｆ／Ｆについて説明し
ているが、本発明はこれに限らず、例えばＥ／ＤＭＯＳ
（Enhancement/Depletion MOS)インバータを用いた論理
回路など、凡そ論理回路であればどの様なものであって
も、本実施例と同様の効果を奏する。また、本実施例で
はフローティングゲートへの電荷注入を電子ビームで行
っているが、本発明はこれに限らず、例えばフラッシュ
メモリなどのようにトンネル電流や、ホットキャリアを
用いても、同様の効果を奏する。
ＣＭＯＳインバータを用いたＴ−Ｆ／Ｆについて説明し
ているが、本発明はこれに限らず、例えばＥ／ＤＭＯＳ
（Enhancement/Depletion MOS)インバータを用いた論理
回路など、凡そ論理回路であればどの様なものであって
も、本実施例と同様の効果を奏する。また、本実施例で
はフローティングゲートへの電荷注入を電子ビームで行
っているが、本発明はこれに限らず、例えばフラッシュ
メモリなどのようにトンネル電流や、ホットキャリアを
用いても、同様の効果を奏する。
【００１９】さらに、本実施例ではゲート絶縁膜が酸化
膜の場合について説明しているが、本発明はこれに限ら
ず、例えば酸化窒化膜や窒化膜、Ta2O5 などの絶縁膜な
どでも同様の効果を奏する。
膜の場合について説明しているが、本発明はこれに限ら
ず、例えば酸化窒化膜や窒化膜、Ta2O5 などの絶縁膜な
どでも同様の効果を奏する。
【００２０】
【発明の効果】以上述べたように本発明によれば、フロ
ーティングゲートを有するＭＩＳ型トランジスタが、論
理回路に用いる全てのトランジスタに用いられ、フロー
ティングゲートに注入される電荷の量が、各素子の閾値
電圧に応じて異なるように調整されているので、デバイ
ス内での各素子の閾値電圧のばらつきを調整したり、回
路性能向上のために同一の論理回路内に閾値電圧の異な
るＭＩＳ型トランジスタを形成することが、容易に可能
になる。
ーティングゲートを有するＭＩＳ型トランジスタが、論
理回路に用いる全てのトランジスタに用いられ、フロー
ティングゲートに注入される電荷の量が、各素子の閾値
電圧に応じて異なるように調整されているので、デバイ
ス内での各素子の閾値電圧のばらつきを調整したり、回
路性能向上のために同一の論理回路内に閾値電圧の異な
るＭＩＳ型トランジスタを形成することが、容易に可能
になる。
【図１】本発明の実施例に係る半導体集積回路装置に用
いられるＭＯＳ型トランジスタを説明する断面図であ
る。
いられるＭＯＳ型トランジスタを説明する断面図であ
る。
【図２】本発明の実施例に係る半導体集積回路装置を説
明する第１の回路図である。
明する第１の回路図である。
【図３】本発明の実施例に係る半導体集積回路装置を説
明する第２の回路図である。
明する第２の回路図である。
１１ 半導体基板 １２，１３ ソース／ドレイン領域層 １４ 第１の絶縁膜 １５ フローティングゲート １６ 第２の絶縁膜 １７ コントロールゲート
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (5)
- 【請求項１】 半導体基板（１１）上に第１の絶縁膜
（１４）を介してフローティングゲート（１５）が形成
され、該フローティングゲート（１５）の上に第２の絶
縁膜（１６）を介してコントロールゲート（１７）が形
成され、前記フローティングゲート（１５）の両側の前
記半導体基板（１１）の表層にソース／ドレイン領域層
（１２，１３）が形成されてなるＭＩＳ型トランジスタ
が、論理回路内の全て又は一部のトランジスタに用いら
れ、 かつ前記フローティングゲート（１５）に注入される電
荷の量が、各素子の閾値電圧に応じて調整された論理回
路を有することを特徴とする半導体集積回路装置。 - 【請求項２】 前記フローティングゲート（１５）の電
荷量の調整は、電子ビームによる前記フローティングゲ
ート（１５）への電荷の注入によってなされることを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 高速な動作をする前記ＭＩＳ型トランジ
スタのフローティングゲート（１５）に注入される電荷
の量は、それ以外のＭＩＳ型トランジスタのフローティ
ングゲート（１５）に注入される電荷の量に比して多い
ことを特徴とする請求項１又は請求項２記載の半導体集
積回路装置。 - 【請求項４】 ＣＭＯＳインバータに用いられるＭＩＳ
型トランジスタの前記フローティングゲート（１５）内
の電荷の量が、トランスファーゲートに用いられるＭＩ
Ｓ型トランジスタの前記フローティングゲート（１５）
内の電荷の量に比して多いフリップフロップ回路を有す
ることを特徴とする請求項１，請求項２又は請求項３記
載の半導体集積回路装置。 - 【請求項５】 請求項１，請求項２，請求項３又は請求
項４記載の半導体集積回路装置と、不揮発性メモリとを
有するカスタムＩＣであることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041570A JPH07249688A (ja) | 1994-03-11 | 1994-03-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041570A JPH07249688A (ja) | 1994-03-11 | 1994-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249688A true JPH07249688A (ja) | 1995-09-26 |
Family
ID=12612108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041570A Withdrawn JPH07249688A (ja) | 1994-03-11 | 1994-03-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249688A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010046997A1 (ja) * | 2008-10-24 | 2010-04-29 | 株式会社アドバンテスト | 電子デバイスおよび製造方法 |
| JP2012074692A (ja) * | 2010-09-03 | 2012-04-12 | Semiconductor Energy Lab Co Ltd | 電界効果トランジスタおよび半導体装置の作製方法 |
-
1994
- 1994-03-11 JP JP6041570A patent/JPH07249688A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010046997A1 (ja) * | 2008-10-24 | 2010-04-29 | 株式会社アドバンテスト | 電子デバイスおよび製造方法 |
| JPWO2010046997A1 (ja) * | 2008-10-24 | 2012-03-15 | 株式会社アドバンテスト | 電子デバイスおよび製造方法 |
| TWI393345B (zh) * | 2008-10-24 | 2013-04-11 | Advantest Corp | 電子元件及其製造方法 |
| US8614465B2 (en) | 2008-10-24 | 2013-12-24 | Advantest Corporation | Electronic device and manufacturing method |
| JP2012074692A (ja) * | 2010-09-03 | 2012-04-12 | Semiconductor Energy Lab Co Ltd | 電界効果トランジスタおよび半導体装置の作製方法 |
| US9331210B2 (en) | 2010-09-03 | 2016-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
| US9425199B2 (en) | 2010-09-03 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
| US9704960B2 (en) | 2010-09-03 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Field effect transistor and method for manufacturing semiconductor device |
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