JPH05315557A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH05315557A JPH05315557A JP4259889A JP25988992A JPH05315557A JP H05315557 A JPH05315557 A JP H05315557A JP 4259889 A JP4259889 A JP 4259889A JP 25988992 A JP25988992 A JP 25988992A JP H05315557 A JPH05315557 A JP H05315557A
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- channel
- type semiconductor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、Ｎチャンネル及びＰチャンネルトラ
ンジスタのしきい値電圧をほぼ等しい適切な値に容易に
制御でき、且つＮチャンネルトランジスタのソース及び
ドレイン領域の接合容量並びに基板バイアス効果を極め
て小さくできることを目的とする。 【構成】低濃度のＮ形シリコン基板３０上に、この基板
３０より高い不純物濃度を有するＰ形半導体層３５がイ
オン注入により形成され、基板３０上に上記Ｐ形半導体
層３５と離間し、このＰ形半導体層３５とほぼ同じ不純
物濃度のＮ形半導体層３３がイオン注入により形成さ
れ、この後、Ｐ形半導体層３５及びＮ形半導体層３３表
面に同時にＰ形もしくはＮ形のいずれか一方の不純物を
注入して、Ｎ及びＰチャンネル型トランジスタのしきい
値電圧をほぼ同量ずつ変化させるようにしている。
ンジスタのしきい値電圧をほぼ等しい適切な値に容易に
制御でき、且つＮチャンネルトランジスタのソース及び
ドレイン領域の接合容量並びに基板バイアス効果を極め
て小さくできることを目的とする。 【構成】低濃度のＮ形シリコン基板３０上に、この基板
３０より高い不純物濃度を有するＰ形半導体層３５がイ
オン注入により形成され、基板３０上に上記Ｐ形半導体
層３５と離間し、このＰ形半導体層３５とほぼ同じ不純
物濃度のＮ形半導体層３３がイオン注入により形成さ
れ、この後、Ｐ形半導体層３５及びＮ形半導体層３３表
面に同時にＰ形もしくはＮ形のいずれか一方の不純物を
注入して、Ｎ及びＰチャンネル型トランジスタのしきい
値電圧をほぼ同量ずつ変化させるようにしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、特
にＰチャンネル及びＮチャンネル型シリコンゲート電界
効果トランジスタを同一基板に形成してなる相補型シリ
コンゲート電界効果半導体集積回路装置（以下シリコン
ゲートＣＭＯＳ・ＩＣと略記する）に関する。
にＰチャンネル及びＮチャンネル型シリコンゲート電界
効果トランジスタを同一基板に形成してなる相補型シリ
コンゲート電界効果半導体集積回路装置（以下シリコン
ゲートＣＭＯＳ・ＩＣと略記する）に関する。
【０００２】
【従来の技術】一般にこの種ＣＭＯＳ・ＩＣでは、特殊
なＣＭＯＳ回路を除いて通常回路しきい値電圧を使用電
源のほぼ１／２に選ぶことから、Ｐチャンネル及びＮチ
ャンネル型シリコンゲート電界効果トランジスタのしき
い値電圧を互いに等しい値にすることが要求されてい
る。
なＣＭＯＳ回路を除いて通常回路しきい値電圧を使用電
源のほぼ１／２に選ぶことから、Ｐチャンネル及びＮチ
ャンネル型シリコンゲート電界効果トランジスタのしき
い値電圧を互いに等しい値にすることが要求されてい
る。
【０００３】しかもその両方のトランジスタのしきい値
電圧のほぼ等しい値に適切に抑制するにあたって、各々
のトランジスタのゲート電極直下のチャンネル領域部分
に適切な量、分布の所定導電型不純物を添加する所謂チ
ャンネル・ドープによって、両方のトランジスタのチャ
ンネル領域部分の不純物濃度をそれぞれ抑制してトラン
ジスタのしきい値電圧を互いに等しい値に制御するが、
この様なしきい値電圧の制御をＰチャンネルとＮチャン
ネル型シリコンゲート電界効果トランジスタごとに別々
に制御すると写真蝕刻工程及びチャンネル・ドープ工程
がそれぞれ２回必要で制御工程が多くなるため、両方の
トランジスタのしきい値電圧の制御を同時に行うことが
要求されている。
電圧のほぼ等しい値に適切に抑制するにあたって、各々
のトランジスタのゲート電極直下のチャンネル領域部分
に適切な量、分布の所定導電型不純物を添加する所謂チ
ャンネル・ドープによって、両方のトランジスタのチャ
ンネル領域部分の不純物濃度をそれぞれ抑制してトラン
ジスタのしきい値電圧を互いに等しい値に制御するが、
この様なしきい値電圧の制御をＰチャンネルとＮチャン
ネル型シリコンゲート電界効果トランジスタごとに別々
に制御すると写真蝕刻工程及びチャンネル・ドープ工程
がそれぞれ２回必要で制御工程が多くなるため、両方の
トランジスタのしきい値電圧の制御を同時に行うことが
要求されている。
【０００４】ところで、この様な２つの要求を満足させ
るために従来ではシリコンゲートＣＭＯＳ・ＩＣは図１
及び図２に示すように形成してなる。即ち、Ｎ形シリコ
ン基板１を約２×１０15ａｔｏｍｓ／ｃｍ3 程度の不純
物濃度とし、且つこの基板１内に設けるＰ形島状領域２
を約１×１０16ａｔｏｍｓ／ｃｍ3 程度としてなり、そ
してこのＮ形シリコン基板１及びＰ形島状領域２の少な
くともトランジスタのチャンネル領域に相当する部分に
リン不純物を同時にチャンネル・ドープしてその部分に
それぞれ同じ導電率変換層２０及び２１を形成してな
る。
るために従来ではシリコンゲートＣＭＯＳ・ＩＣは図１
及び図２に示すように形成してなる。即ち、Ｎ形シリコ
ン基板１を約２×１０15ａｔｏｍｓ／ｃｍ3 程度の不純
物濃度とし、且つこの基板１内に設けるＰ形島状領域２
を約１×１０16ａｔｏｍｓ／ｃｍ3 程度としてなり、そ
してこのＮ形シリコン基板１及びＰ形島状領域２の少な
くともトランジスタのチャンネル領域に相当する部分に
リン不純物を同時にチャンネル・ドープしてその部分に
それぞれ同じ導電率変換層２０及び２１を形成してな
る。
【０００５】そしてこのＮ形シリコン基板１にゲート酸
化膜３及び多結晶シリコン４をマスクとしてボロン不純
物拡散を行いＰチャンネル型シリコンゲート電界効果ト
ランジスタのソース領域５及びドレイン領域６を形成
し、一方、Ｐ形島状領域２にゲート酸化膜３′及び多結
晶シリコン４′をマスクとしてリン不純物拡散を行いＮ
チャンネル型シリコンゲート電界効果トランジスタのソ
ース領域７及びドレイン領域８を形成してなる。そして
このソース領域５，７及びドレイン領域６，８よりそれ
ぞれソース電極９，１１及びドレイン電極１０，１２を
取り出し、例えばそのドレイン電極１０と１２を互いに
Ａｌ配線１３を介して接続し、且つ多結晶シリコンのゲ
ート電極３と３′は、ソース及びドレイン領域形成時に
同時に不純物をそれぞれ導入して低抵抗の導電層に変換
されてなるため互いに導電型が異なり、図２に示すよう
に、互いにＡｌ接続体１４を介して接続してなる。
化膜３及び多結晶シリコン４をマスクとしてボロン不純
物拡散を行いＰチャンネル型シリコンゲート電界効果ト
ランジスタのソース領域５及びドレイン領域６を形成
し、一方、Ｐ形島状領域２にゲート酸化膜３′及び多結
晶シリコン４′をマスクとしてリン不純物拡散を行いＮ
チャンネル型シリコンゲート電界効果トランジスタのソ
ース領域７及びドレイン領域８を形成してなる。そして
このソース領域５，７及びドレイン領域６，８よりそれ
ぞれソース電極９，１１及びドレイン電極１０，１２を
取り出し、例えばそのドレイン電極１０と１２を互いに
Ａｌ配線１３を介して接続し、且つ多結晶シリコンのゲ
ート電極３と３′は、ソース及びドレイン領域形成時に
同時に不純物をそれぞれ導入して低抵抗の導電層に変換
されてなるため互いに導電型が異なり、図２に示すよう
に、互いにＡｌ接続体１４を介して接続してなる。
【０００６】しかして上記の様に、Ｎ型シリコン基板１
の不純物濃度を約２×１０15ａｔｏｍｓ／ｃｍ3 程度に
選び、且つＰ形島状領域２の不純物濃度を約１×１０16
ａｔｏｍｓ／ｃｍ3 程度に選ぶことにより、例えば、ゲ
ート酸化膜３，３′の膜厚（Ｔｏｘ）を約１２００Ａ
（オングストローム）程度、Ｓｉ−ＳｉＯ2 界面に存在
する固定電荷量（Ｎss）を約５×１０10／ｃｍ3 程度、
多結晶シリコンの不純物濃度を約１×１０19ａｔｏｍｓ
／ｃｍ3 に形成した場合、図３に示すように、Ｎチャン
ネル型シリコンゲート電界効果トランジスタのしきい値
電圧が約１．２５Ｖ程度で、一方Ｐチャンネル型シリコ
ンゲート電界効果トランジスタのしきい値電圧が約−
０．７５Ｖ程度となる。
の不純物濃度を約２×１０15ａｔｏｍｓ／ｃｍ3 程度に
選び、且つＰ形島状領域２の不純物濃度を約１×１０16
ａｔｏｍｓ／ｃｍ3 程度に選ぶことにより、例えば、ゲ
ート酸化膜３，３′の膜厚（Ｔｏｘ）を約１２００Ａ
（オングストローム）程度、Ｓｉ−ＳｉＯ2 界面に存在
する固定電荷量（Ｎss）を約５×１０10／ｃｍ3 程度、
多結晶シリコンの不純物濃度を約１×１０19ａｔｏｍｓ
／ｃｍ3 に形成した場合、図３に示すように、Ｎチャン
ネル型シリコンゲート電界効果トランジスタのしきい値
電圧が約１．２５Ｖ程度で、一方Ｐチャンネル型シリコ
ンゲート電界効果トランジスタのしきい値電圧が約−
０．７５Ｖ程度となる。
【０００７】したがって両方のトランジスタのしきい値
電圧を適切な等しい値、例えば｜１．０Ｖ｜に揃える場
合、同じ負の方向に且つ同じ量、例えば｜０．２５Ｖ｜
だけ両方のトランジスタのしきい値電圧をシフトするよ
うに制御すればよいことになる。即ち、Ｎチャンネル型
シリコンゲート電界トランジスタについては、チャンネ
ル領域の不純物濃度を約０．２５Ｖのしきい値電圧分だ
け低下させ、一方Ｐチャンネル型シリコンゲート電界ト
ランジスタについては、チャンネル領域の不純物濃度を
約０．２５Ｖと同じしきい値分だけ高めればよいことに
なる。
電圧を適切な等しい値、例えば｜１．０Ｖ｜に揃える場
合、同じ負の方向に且つ同じ量、例えば｜０．２５Ｖ｜
だけ両方のトランジスタのしきい値電圧をシフトするよ
うに制御すればよいことになる。即ち、Ｎチャンネル型
シリコンゲート電界トランジスタについては、チャンネ
ル領域の不純物濃度を約０．２５Ｖのしきい値電圧分だ
け低下させ、一方Ｐチャンネル型シリコンゲート電界ト
ランジスタについては、チャンネル領域の不純物濃度を
約０．２５Ｖと同じしきい値分だけ高めればよいことに
なる。
【０００８】そのため上記の様にＮチャンネル及びＰチ
ャンネル型シリコンゲート電界効果トランジスタのチャ
ンネル領域部分にいずれも約０．２５Ｖのしきい値電圧
に相当する量、即ち加速電圧１３０ＫｅＶ、ドーズ量９
×１０10ａｔｏｍｓ／ｃｍ3 のリン不純物を同時にチャ
ンネル・ドープして形成した導電率変換層２０及び２１
を設けておくことにより、Ｎチャンネル及びＰチャンネ
ル型シリコンゲート電界効果トランジスタのしきい値電
圧が、それぞれ約７×１０15ａｔｏｍｓ／ｃｍ3 の濃度
の基板及び約４×１０15ａｔｏｍｓ／ｃｍ3 の濃度の基
板を用いた場合に得られるしきい値電圧、例えば｜１．
０Ｖ｜となり、互いに等しい値例えば｜１．０Ｖ｜に揃
えられてなる。
ャンネル型シリコンゲート電界効果トランジスタのチャ
ンネル領域部分にいずれも約０．２５Ｖのしきい値電圧
に相当する量、即ち加速電圧１３０ＫｅＶ、ドーズ量９
×１０10ａｔｏｍｓ／ｃｍ3 のリン不純物を同時にチャ
ンネル・ドープして形成した導電率変換層２０及び２１
を設けておくことにより、Ｎチャンネル及びＰチャンネ
ル型シリコンゲート電界効果トランジスタのしきい値電
圧が、それぞれ約７×１０15ａｔｏｍｓ／ｃｍ3 の濃度
の基板及び約４×１０15ａｔｏｍｓ／ｃｍ3 の濃度の基
板を用いた場合に得られるしきい値電圧、例えば｜１．
０Ｖ｜となり、互いに等しい値例えば｜１．０Ｖ｜に揃
えられてなる。
【０００９】以上の様に、従来のシリコンゲートＣＭＯ
Ｓ・ＩＣでは、Ｎ型シリコン基板を約２×１０15ａｔｏ
ｍｓ／ｃｍ3 及びＰ形島状領域を約１×１０16ａｔｏｍ
ｓ／ｃｍ3 程度の不純物濃度にそれぞれ選ぶことによ
り、Ｎチャンネル及びＰチャンネル型シリコンゲート電
界効果トランジスタのチャンネル領域部分に、同じリン
不純物を同量だけ同時にチャンネル・ドープすることに
よって両方のトランジスタのしきい値電圧を互いに等し
い所望の値に制御できるが、しかし上記のようにＰ形島
状領域が約１×１０16ａｔｏｍｓ／ｃｍ3 程度の不純物
濃度に選ばれているために以下のような問題がある。
Ｓ・ＩＣでは、Ｎ型シリコン基板を約２×１０15ａｔｏ
ｍｓ／ｃｍ3 及びＰ形島状領域を約１×１０16ａｔｏｍ
ｓ／ｃｍ3 程度の不純物濃度にそれぞれ選ぶことによ
り、Ｎチャンネル及びＰチャンネル型シリコンゲート電
界効果トランジスタのチャンネル領域部分に、同じリン
不純物を同量だけ同時にチャンネル・ドープすることに
よって両方のトランジスタのしきい値電圧を互いに等し
い所望の値に制御できるが、しかし上記のようにＰ形島
状領域が約１×１０16ａｔｏｍｓ／ｃｍ3 程度の不純物
濃度に選ばれているために以下のような問題がある。
【００１０】即ち、Ｎチャンネル型シリコンゲート電界
トランジスタの基板となるＰ形島状領域の不純物濃度が
約１×１０16ａｔｏｍｓ／ｃｍ3 とＰチャンネル型シリ
コンゲート電界効果トランジスタの基板となるＮ形シリ
コン基板の不純物濃度約２×１０15ａｔｏｍｓ／ｃｍ3
に比較して高く、しかも各トランジスタのソース及びド
レイン領域の接合容量並びに基板バイアス効果が基板の
不純物濃度に依存し基板の不純物濃度が高くなれば、そ
の接合容量並びに基板バイアス効果もまた大きくなると
いう関係にある。
トランジスタの基板となるＰ形島状領域の不純物濃度が
約１×１０16ａｔｏｍｓ／ｃｍ3 とＰチャンネル型シリ
コンゲート電界効果トランジスタの基板となるＮ形シリ
コン基板の不純物濃度約２×１０15ａｔｏｍｓ／ｃｍ3
に比較して高く、しかも各トランジスタのソース及びド
レイン領域の接合容量並びに基板バイアス効果が基板の
不純物濃度に依存し基板の不純物濃度が高くなれば、そ
の接合容量並びに基板バイアス効果もまた大きくなると
いう関係にある。
【００１１】したがって例えばＮチャンネル及びＰチャ
ンネル型シリコンゲート電界トランジスタのソース及び
ドレイン領域をいずれも約３０μ×２０μの寸法に形成
した場合、Ｎチャンネル型シリコンゲート電界トランジ
スタのソース及びドレイン領域の接合容量は約０．１９
ｐＦとなり、一方Ｐチャンネル型シリコンゲート電界効
果トランジスタのソース及びドレイン領域の接合容量は
約０．０８５ｐＦとなり、Ｎチャンネル型シリコンゲー
ト電界効果トランジスタの接合容量がＰチャンネル型シ
リコンゲート電界トランジスタのそれの約２．３倍と大
きく、また基板バイアス効果が大きいという問題があ
る。
ンネル型シリコンゲート電界トランジスタのソース及び
ドレイン領域をいずれも約３０μ×２０μの寸法に形成
した場合、Ｎチャンネル型シリコンゲート電界トランジ
スタのソース及びドレイン領域の接合容量は約０．１９
ｐＦとなり、一方Ｐチャンネル型シリコンゲート電界効
果トランジスタのソース及びドレイン領域の接合容量は
約０．０８５ｐＦとなり、Ｎチャンネル型シリコンゲー
ト電界効果トランジスタの接合容量がＰチャンネル型シ
リコンゲート電界トランジスタのそれの約２．３倍と大
きく、また基板バイアス効果が大きいという問題があ
る。
【００１２】特にこの様なシリコンゲートＣＭＯＳ・Ｉ
Ｃを用いて４ＫビットシリコンゲートＣＭＯＳランダム
・アクセスメモリーを構成した場合、上記のＮチャンネ
ル型シリコンゲート電界効果トランジスタの接合容量及
び基板バイアス効果の問題が極めて大きい問題となる。
即ち、４ＫビットシリコンゲートＣＭＯＳランダム・ア
クセスメモリーでは図４に示すようなメモリーセル単位
を基本単位として構成されるので、ここでは図示のメモ
リーセル単位について考えてみる。
Ｃを用いて４ＫビットシリコンゲートＣＭＯＳランダム
・アクセスメモリーを構成した場合、上記のＮチャンネ
ル型シリコンゲート電界効果トランジスタの接合容量及
び基板バイアス効果の問題が極めて大きい問題となる。
即ち、４ＫビットシリコンゲートＣＭＯＳランダム・ア
クセスメモリーでは図４に示すようなメモリーセル単位
を基本単位として構成されるので、ここでは図示のメモ
リーセル単位について考えてみる。
【００１３】このメモリーセル単位は、一般にＰチャン
ネル型シリコンゲート電界効果トランジスタＱ1 ，Ｑ2
及びＮチャンネル型シリコンゲート電界効果トランジス
タＱ4 ，Ｑ5 とでメモリーセルＭＣを構成し、そのメモ
リーセルＭＣとデイジット線Ｄ，／Ｄとの間にそれぞれ
ビット線Ｂに与えられるビット信号により開閉するスイ
ッチ用シリコンゲート電界効果トランジスタＱ3 ，Ｑ6
を接続してなるが、通常このスイッチ用トランジスタＱ
3 ，Ｑ6 としてＰチャンネル型シリコンゲート電界効果
トランジスタよりスイッチング速度の速いＮチャンネル
型シリコンゲート電界効果トランジスタが用いられてな
る。
ネル型シリコンゲート電界効果トランジスタＱ1 ，Ｑ2
及びＮチャンネル型シリコンゲート電界効果トランジス
タＱ4 ，Ｑ5 とでメモリーセルＭＣを構成し、そのメモ
リーセルＭＣとデイジット線Ｄ，／Ｄとの間にそれぞれ
ビット線Ｂに与えられるビット信号により開閉するスイ
ッチ用シリコンゲート電界効果トランジスタＱ3 ，Ｑ6
を接続してなるが、通常このスイッチ用トランジスタＱ
3 ，Ｑ6 としてＰチャンネル型シリコンゲート電界効果
トランジスタよりスイッチング速度の速いＮチャンネル
型シリコンゲート電界効果トランジスタが用いられてな
る。
【００１４】そしてデイジット線Ｄ，／Ｄにつながる容
量ＣＤ，／ＣＤはこのＮチャンネル型シリコンゲート電
界効果トランジスタの接合容量、次段のトランジスタの
ゲート容量、配線容量等からなるが、しかしこの容量Ｃ
Ｄ，／ＣＤはほとんどＮチャンネル型シリコンゲート電
界効果トランジスタの接合容量で決定されると言切って
も過言ではない。従ってこのＣＤ，／ＣＤはＰチャンネ
ル型シリコンゲート電界効果トランジスタによる場合に
比べて約２．３倍と大きく、ちなみに４Ｋビットランダ
ム・アクセスメモリーのように６４個のＮチャンネル型
シリコンゲート電界効果トランジスタＱ3 、Ｑ6 がデイ
ジット線Ｄ、／Ｄにそれぞれ接続される場合には、その
ＣＤ，／ＣＤはＮチャンネル型シリコンゲート電界効果
トランジスタＱ3 ，Ｑ6 の接合容量のそれぞれ総和にな
り、例えば５．４ｐＦにもなりＮチャンネル型シリコン
ゲート電界効果トランジスタＱ3 ，Ｑ6 を用いてアクセ
ス時間の向上を計ろうとしているにもかかわらず、容量
ＣＤ，／ＣＤの充・放電時間が長くなりアクセス時間が
極めて遅くなってしまう。またＮチャンネル型シリコン
ゲート電界効果トランジスタＱ3 ，Ｑ6 は基板バイアス
効果が大きく電流が流れ難いため、アクセス時間が遅く
なってしまうという欠点が招来される。
量ＣＤ，／ＣＤはこのＮチャンネル型シリコンゲート電
界効果トランジスタの接合容量、次段のトランジスタの
ゲート容量、配線容量等からなるが、しかしこの容量Ｃ
Ｄ，／ＣＤはほとんどＮチャンネル型シリコンゲート電
界効果トランジスタの接合容量で決定されると言切って
も過言ではない。従ってこのＣＤ，／ＣＤはＰチャンネ
ル型シリコンゲート電界効果トランジスタによる場合に
比べて約２．３倍と大きく、ちなみに４Ｋビットランダ
ム・アクセスメモリーのように６４個のＮチャンネル型
シリコンゲート電界効果トランジスタＱ3 、Ｑ6 がデイ
ジット線Ｄ、／Ｄにそれぞれ接続される場合には、その
ＣＤ，／ＣＤはＮチャンネル型シリコンゲート電界効果
トランジスタＱ3 ，Ｑ6 の接合容量のそれぞれ総和にな
り、例えば５．４ｐＦにもなりＮチャンネル型シリコン
ゲート電界効果トランジスタＱ3 ，Ｑ6 を用いてアクセ
ス時間の向上を計ろうとしているにもかかわらず、容量
ＣＤ，／ＣＤの充・放電時間が長くなりアクセス時間が
極めて遅くなってしまう。またＮチャンネル型シリコン
ゲート電界効果トランジスタＱ3 ，Ｑ6 は基板バイアス
効果が大きく電流が流れ難いため、アクセス時間が遅く
なってしまうという欠点が招来される。
【００１５】
【発明が解決しようとする課題】ところで、このような
Ｎチャンネル型シリコンゲート電界トランジスタのソー
ス及びドレイン領域の接合容量並びに基板バイアス効果
を小さくする方法として、Ｎチャンネル型シリコンゲー
ト電界効果トランジスタの基板となるＰ形島状領域２の
不純物濃度を低く、例えば１×１０15ａｔｏｍｓ／ｃｍ
3 程度にすることが考えられる。こうすることにより確
かにＮチャンネル型シリコンゲート電界効果トランジス
タのソース及びドレイン領域の接合容量を約０．１９ｐ
Ｆから約０．０８５ｐＦに小さくすることができ、しか
も基板バイアス効果も小さくすることが可能である。
Ｎチャンネル型シリコンゲート電界トランジスタのソー
ス及びドレイン領域の接合容量並びに基板バイアス効果
を小さくする方法として、Ｎチャンネル型シリコンゲー
ト電界効果トランジスタの基板となるＰ形島状領域２の
不純物濃度を低く、例えば１×１０15ａｔｏｍｓ／ｃｍ
3 程度にすることが考えられる。こうすることにより確
かにＮチャンネル型シリコンゲート電界効果トランジス
タのソース及びドレイン領域の接合容量を約０．１９ｐ
Ｆから約０．０８５ｐＦに小さくすることができ、しか
も基板バイアス効果も小さくすることが可能である。
【００１６】しかしながらこのような濃度のＰ形島状領
域２を形成するためには、当然Ｎ形シリコン基板１は約
２×１０15ａｔｏｍｓ／ｃｍ3 程度の濃度のものより低
い、例えば約２×１０14ａｔｏｍｓ／ｃｍ3 程度のもの
が選ばれることになる。このとき、図３に示されるよう
に、Ｎチャンネル及びＰチャンネル型シリコンゲート電
界効果トランジスタのしきい値電圧はそれぞれ約０．２
５Ｖ及び約０Ｖ程度となり、両方のトランジスタのしき
い値電圧を例えば、｜１．０Ｖ｜に揃える場合には、互
いにしきい値電圧をシフトする方向及びシフト量が異な
るため、ＮチャンネルとＰチャンネル型シリコンゲート
電界効果トランジスタのチャンネル領域に別々に異なる
不純物のチャンネル・ドープを行なわなければならなく
しきい値電圧の制御工程が多くなるという問題がある。
域２を形成するためには、当然Ｎ形シリコン基板１は約
２×１０15ａｔｏｍｓ／ｃｍ3 程度の濃度のものより低
い、例えば約２×１０14ａｔｏｍｓ／ｃｍ3 程度のもの
が選ばれることになる。このとき、図３に示されるよう
に、Ｎチャンネル及びＰチャンネル型シリコンゲート電
界効果トランジスタのしきい値電圧はそれぞれ約０．２
５Ｖ及び約０Ｖ程度となり、両方のトランジスタのしき
い値電圧を例えば、｜１．０Ｖ｜に揃える場合には、互
いにしきい値電圧をシフトする方向及びシフト量が異な
るため、ＮチャンネルとＰチャンネル型シリコンゲート
電界効果トランジスタのチャンネル領域に別々に異なる
不純物のチャンネル・ドープを行なわなければならなく
しきい値電圧の制御工程が多くなるという問題がある。
【００１７】即ち、従来のシリコンゲートＣＭＯＳ・Ｉ
Ｃでは、ＮチャンネルとＰチャンネル型シリコンゲート
電界効果トランジスタのしきい値電圧を互いに等しい値
にするための制御を容易にしようとするとＮチャンネル
型シリコンゲート電界効果トランジスタのソース及びド
レイン領域の接合容量並びに基板バイアス効果が極めて
大きくなり、逆にその接合容量並びに基板バイアス効果
の小さいものを得ようとするしきい値電圧の制御が面倒
で、しきい値電圧の制御が容易で且つＮチャンネル型シ
リコンゲート電界効果トランジスタのソース及びドレイ
ン領域の接合容量並びに基板バイアス効果の小さいとい
う両方の効果を満足させるものは得られなかった。
Ｃでは、ＮチャンネルとＰチャンネル型シリコンゲート
電界効果トランジスタのしきい値電圧を互いに等しい値
にするための制御を容易にしようとするとＮチャンネル
型シリコンゲート電界効果トランジスタのソース及びド
レイン領域の接合容量並びに基板バイアス効果が極めて
大きくなり、逆にその接合容量並びに基板バイアス効果
の小さいものを得ようとするしきい値電圧の制御が面倒
で、しきい値電圧の制御が容易で且つＮチャンネル型シ
リコンゲート電界効果トランジスタのソース及びドレイ
ン領域の接合容量並びに基板バイアス効果の小さいとい
う両方の効果を満足させるものは得られなかった。
【００１８】本発明は上記点に鑑みてなされたもので、
Ｎチャネル及びＰチャンネル型シリコンゲート電界効果
トランジスタのしきい値電圧を互いにほぼ等しい適切な
値に容易に制御でき且つＮチャンネル型シリコンゲート
電界効果トランジスタのソース及びドレイン領域の接合
容量並びに基板バイアス効果が極めて小さい半導体集積
回路装置を提供しようとするものである。
Ｎチャネル及びＰチャンネル型シリコンゲート電界効果
トランジスタのしきい値電圧を互いにほぼ等しい適切な
値に容易に制御でき且つＮチャンネル型シリコンゲート
電界効果トランジスタのソース及びドレイン領域の接合
容量並びに基板バイアス効果が極めて小さい半導体集積
回路装置を提供しようとするものである。
【００１９】
【課題を解決するための手段】この発明の半導体集積回
路装置の製造方法は、低濃度半導体基体上に、この基体
より高い不純物濃度を有するＰ形半導体層をイオン注入
により形成する工程と、上記低濃度半導体基体上に上記
Ｐ形半導体層と離間して、上記Ｐ形半導体層とほぼ同じ
不純物濃度のＮ形半導体層をイオン注入により形成する
工程と、以上の工程の後、上記Ｐ形半導体層及びＮ形半
導体層表面に、同時にＰ形もしくはＮ形のいずれか一方
の不純物を注入し、Ｎ及びＰチャンネル型トランジスタ
のしきい値電圧をほぼ同量ずつ変化させる工程とを具備
している。
路装置の製造方法は、低濃度半導体基体上に、この基体
より高い不純物濃度を有するＰ形半導体層をイオン注入
により形成する工程と、上記低濃度半導体基体上に上記
Ｐ形半導体層と離間して、上記Ｐ形半導体層とほぼ同じ
不純物濃度のＮ形半導体層をイオン注入により形成する
工程と、以上の工程の後、上記Ｐ形半導体層及びＮ形半
導体層表面に、同時にＰ形もしくはＮ形のいずれか一方
の不純物を注入し、Ｎ及びＰチャンネル型トランジスタ
のしきい値電圧をほぼ同量ずつ変化させる工程とを具備
している。
【００２０】
【作用】低濃度半導体基体上にＰ形半導体層とこれとほ
ぼ同じ不純物濃度のＮ形半導体層を形成することによ
り、Ｐ形半導体層及びＮ形半導体層表面に、同時にＰ形
もしくはＮ形のいずれか一方の不純物を注入することに
よって、Ｎ及びＰチャンネル型トランジスタのしきい値
電圧をほぼ同量ずつ変化させることができる。
ぼ同じ不純物濃度のＮ形半導体層を形成することによ
り、Ｐ形半導体層及びＮ形半導体層表面に、同時にＰ形
もしくはＮ形のいずれか一方の不純物を注入することに
よって、Ｎ及びＰチャンネル型トランジスタのしきい値
電圧をほぼ同量ずつ変化させることができる。
【００２１】
【実施例】以下本発明の一実施例を図５ないし図１４に
示した製造工程を参照しながら説明する。図はＮ形シリ
コン基板を用いた場合の例であり、まず基板３０として
〈１００〉の結晶面を有し、且つ約１０13〜１０14ａｔ
ｏｍｓ／ｃｍ3 程度の不純物濃度を有するＮ形シリコン
基板を用い、この基板３０の全面に薄い酸化膜（ＳｉＯ
2 ）３１を形成し、ホトレジスト膜３２をマスクとして
イオン注入法で、リン不純物をその酸化膜３１を介して
基板３０内に注入し、約２×１０15ａｔｏｍｓ／ｃｍ3
程度の島状のＮ形半導体層３３を形成してなる。この状
態が図５であり、次いでホトレジスト膜３４をマスクと
してイオン注入法で、ボロン不純物を酸化膜３１を介し
て基板３０内に注入し、図６の如くＮ型半導体層３３と
ほぼ同一濃度、即ち、約２×１０15ａｔｏｍｓ／ｃｍ3
程度の不純物濃度を有する島状のＰ形半導体層３５をそ
のＮ形半導体層３３と離間形成してなる。このような濃
度の島状のＰ形半導体層３５をばらつきなく形成するた
めには、当然Ｎ形シリコン基板３０は約２×１０15ａｔ
ｏｍｓ／ｃｍ3 程度の濃度よりも低いものでなければな
らない。
示した製造工程を参照しながら説明する。図はＮ形シリ
コン基板を用いた場合の例であり、まず基板３０として
〈１００〉の結晶面を有し、且つ約１０13〜１０14ａｔ
ｏｍｓ／ｃｍ3 程度の不純物濃度を有するＮ形シリコン
基板を用い、この基板３０の全面に薄い酸化膜（ＳｉＯ
2 ）３１を形成し、ホトレジスト膜３２をマスクとして
イオン注入法で、リン不純物をその酸化膜３１を介して
基板３０内に注入し、約２×１０15ａｔｏｍｓ／ｃｍ3
程度の島状のＮ形半導体層３３を形成してなる。この状
態が図５であり、次いでホトレジスト膜３４をマスクと
してイオン注入法で、ボロン不純物を酸化膜３１を介し
て基板３０内に注入し、図６の如くＮ型半導体層３３と
ほぼ同一濃度、即ち、約２×１０15ａｔｏｍｓ／ｃｍ3
程度の不純物濃度を有する島状のＰ形半導体層３５をそ
のＮ形半導体層３３と離間形成してなる。このような濃
度の島状のＰ形半導体層３５をばらつきなく形成するた
めには、当然Ｎ形シリコン基板３０は約２×１０15ａｔ
ｏｍｓ／ｃｍ3 程度の濃度よりも低いものでなければな
らない。
【００２２】そして上記酸化膜３１及びホトレジスト膜
３４を除去した後、図７の如く基板３０の全面に厚いフ
イルド酸化膜３６を形成し且つＮ形半導体層３３及びＰ
形半導体層３５のそれぞれＮチャンネル及びＰチャンネ
ル型シリコンゲート電界効果トランジスタを形成する部
分並びにＰ形半導体層３５のＰＮ接合境界部分のフイル
ド酸化膜３６を除去してなる。
３４を除去した後、図７の如く基板３０の全面に厚いフ
イルド酸化膜３６を形成し且つＮ形半導体層３３及びＰ
形半導体層３５のそれぞれＮチャンネル及びＰチャンネ
ル型シリコンゲート電界効果トランジスタを形成する部
分並びにＰ形半導体層３５のＰＮ接合境界部分のフイル
ド酸化膜３６を除去してなる。
【００２３】次に露出されたＮ形半導体層３３及びＰ形
半導体層３５部分並びにＰＮ接合境界部分に約１２００
Ａ程度の膜厚を有するゲート酸化膜３７を形成し、そし
てＮチャンネル及びＰチャンネル型シリコンゲート電界
効果トランジスタのしきい値電圧を互いに適切な値、例
えば｜１．０Ｖ｜のしきい値電圧にするために、例えば
ボロン不純物を加速電圧約５５ＫｅＶでもってドーズ量
約９．５×１０10ａｔｏｍｓ／ｃｍ3 程度、そのゲート
酸化膜３７を介してＮ形半導体層３３及びＰ形半導体層
３５に同時にイオン注入法でチャンネル・ドープして同
じ導電型の導電率変換層３８，３９をそれぞれ形成して
なる。
半導体層３５部分並びにＰＮ接合境界部分に約１２００
Ａ程度の膜厚を有するゲート酸化膜３７を形成し、そし
てＮチャンネル及びＰチャンネル型シリコンゲート電界
効果トランジスタのしきい値電圧を互いに適切な値、例
えば｜１．０Ｖ｜のしきい値電圧にするために、例えば
ボロン不純物を加速電圧約５５ＫｅＶでもってドーズ量
約９．５×１０10ａｔｏｍｓ／ｃｍ3 程度、そのゲート
酸化膜３７を介してＮ形半導体層３３及びＰ形半導体層
３５に同時にイオン注入法でチャンネル・ドープして同
じ導電型の導電率変換層３８，３９をそれぞれ形成して
なる。
【００２４】そしてこのゲート酸化膜３７及びフイルド
酸化膜３６上に約１×１０19ａｔｏｍｓ／ｃｍ3 程度の
濃度のリン不純物を含有した多結晶シリコン４０を形成
してなる。ところでチャンネルドープされる不純物量
は、ソース、ドレイン領域形成のために導入される不純
物量に比べて十分に少ないので、チャンネル領域以外す
なわちソース、ドレイン領域に形成されていても問題は
ない。またチャンネル・ドープの際にＰ形半導体層３５
のＰＮ接合境界部分にもリン不純物がドープされて導電
率変換層が形成されるが、特にこれは重要でないので図
示を省略する。この状態が図８であり、次に図９に示す
ように、多結晶シリコン４０の全面に低温酸化膜４１及
びホトレジスト膜４２を設け、Ｎチャンネル及びＰチャ
ンネル型シリコンゲート電界効果トランジスタの各ゲー
トを形成する部分にのみホトレジスト膜４２を残し且つ
他を除去してなる。
酸化膜３６上に約１×１０19ａｔｏｍｓ／ｃｍ3 程度の
濃度のリン不純物を含有した多結晶シリコン４０を形成
してなる。ところでチャンネルドープされる不純物量
は、ソース、ドレイン領域形成のために導入される不純
物量に比べて十分に少ないので、チャンネル領域以外す
なわちソース、ドレイン領域に形成されていても問題は
ない。またチャンネル・ドープの際にＰ形半導体層３５
のＰＮ接合境界部分にもリン不純物がドープされて導電
率変換層が形成されるが、特にこれは重要でないので図
示を省略する。この状態が図８であり、次に図９に示す
ように、多結晶シリコン４０の全面に低温酸化膜４１及
びホトレジスト膜４２を設け、Ｎチャンネル及びＰチャ
ンネル型シリコンゲート電界効果トランジスタの各ゲー
トを形成する部分にのみホトレジスト膜４２を残し且つ
他を除去してなる。
【００２５】そして図１０に示すように、そのホトレジ
スト膜４２をマスクとして低温酸化膜４１をエッチング
除去し、更に多結晶シリコン４０をプラズマエッチング
法により除去してなる。次いで図１１に示すように引続
いてゲート酸化膜３７をエッチング除去し、Ｎチャンネ
ル及びＰチャンネル型シリコンゲート電界効果トランジ
スタのソース・ドレイン領域を形成すべきＮ形半導体層
３３及びＰ形半導体層３５部分並びにＰ形半導体層３５
のＰＮ接合境界部分を露出させ、次いでホトレジスト膜
４２をエッチング除去してなる。
スト膜４２をマスクとして低温酸化膜４１をエッチング
除去し、更に多結晶シリコン４０をプラズマエッチング
法により除去してなる。次いで図１１に示すように引続
いてゲート酸化膜３７をエッチング除去し、Ｎチャンネ
ル及びＰチャンネル型シリコンゲート電界効果トランジ
スタのソース・ドレイン領域を形成すべきＮ形半導体層
３３及びＰ形半導体層３５部分並びにＰ形半導体層３５
のＰＮ接合境界部分を露出させ、次いでホトレジスト膜
４２をエッチング除去してなる。
【００２６】そして図１２に示すように、リン不純物を
含有した酸化膜（ＰＳＧ膜）４３及び低温酸化膜４４を
基板３０全面に形成した後、そのＰＳＧ膜４３及び低温
酸化膜４４をＰチャンネル型シリコンゲート電界効果ト
ランジスタのソース及びドレイン領域を形成すべきＰ形
半導体層３５上並びにそのＰ形半導体層３５のＰＮ接合
境界部分上にのみ残し、その他を除去してなる。
含有した酸化膜（ＰＳＧ膜）４３及び低温酸化膜４４を
基板３０全面に形成した後、そのＰＳＧ膜４３及び低温
酸化膜４４をＰチャンネル型シリコンゲート電界効果ト
ランジスタのソース及びドレイン領域を形成すべきＰ形
半導体層３５上並びにそのＰ形半導体層３５のＰＮ接合
境界部分上にのみ残し、その他を除去してなる。
【００２７】次に図１２の状態で、Ｎ形半導体層３３に
ゲート酸化膜３７、多結晶シリコン４０及び低温酸化膜
４１をマスクとしてボロン不純物を気相拡散法で拡散
し、Ｐチャンネル型シリコンゲート電界効果トランジス
タのＰ形ソース領域５０及びドレイン領域５１を例えば
３０μ×２０μ程度の寸法に形成すると同時にゲート酸
化膜３７、多結晶シリコン４０及び低温酸化膜４１をマ
スクとしてＰＳＧ膜４３よりリン不純物をＰ形半導体層
３５内に拡散せしめて、Ｎチャンネル型シリコンゲート
電界効果トランジスタのＮ形ソース領域５２及びドレイ
ン領域５３を例えば３０μ×２０μ程度に形成する。こ
のとき同時にＰ形半導体層３５のＰＮ接合境界部分にも
Ｎ形領域５４が形成されてなる。しかしてソース・ドレ
イン領域及びＰＮ接合境界部分に形成されていた導電率
変換層はソース，ドレイン及びＮ形領域の不純物濃度が
高いため、そのような領域に変換されてなる。
ゲート酸化膜３７、多結晶シリコン４０及び低温酸化膜
４１をマスクとしてボロン不純物を気相拡散法で拡散
し、Ｐチャンネル型シリコンゲート電界効果トランジス
タのＰ形ソース領域５０及びドレイン領域５１を例えば
３０μ×２０μ程度の寸法に形成すると同時にゲート酸
化膜３７、多結晶シリコン４０及び低温酸化膜４１をマ
スクとしてＰＳＧ膜４３よりリン不純物をＰ形半導体層
３５内に拡散せしめて、Ｎチャンネル型シリコンゲート
電界効果トランジスタのＮ形ソース領域５２及びドレイ
ン領域５３を例えば３０μ×２０μ程度に形成する。こ
のとき同時にＰ形半導体層３５のＰＮ接合境界部分にも
Ｎ形領域５４が形成されてなる。しかしてソース・ドレ
イン領域及びＰＮ接合境界部分に形成されていた導電率
変換層はソース，ドレイン及びＮ形領域の不純物濃度が
高いため、そのような領域に変換されてなる。
【００２８】その後、このＰＳＧ膜４３及び低温酸化膜
４１，４４をエッチング除去してなり、この状態を図１
３に示す。そして低温酸化膜４５を形成した後、ソース
領域５０，５２及びドレイン領域５１，５３の一部を露
出させ、例えばＡｌを蒸着してＰチャンネル型シリコン
ゲート電界効果トランジスタのソース領域５０及びドレ
イン領域５１にソース電極５５及びドレイン電極５６
を、またＮチャンネル型シリコンゲート電界効果トラン
ジスタのソース領域５２及びドレイン領域５３にソース
電極５８及びドレイン電極５７をそれぞれ設け、そのド
レイン電極５６と５７とを互いにＡｌ配線体５９でもっ
て接続してなる。この場合、ゲートの取り出し電極は、
多結晶シリコン４０を予めトランジスタ領域の外まで延
長して残しておき、その部分でソース及びドレイン電極
形成と同時に設ける。この後、シランコート６０が施さ
れて図１４に示すようにシリコンゲートＣＭＯＳ・ＩＣ
が完成されてなる。
４１，４４をエッチング除去してなり、この状態を図１
３に示す。そして低温酸化膜４５を形成した後、ソース
領域５０，５２及びドレイン領域５１，５３の一部を露
出させ、例えばＡｌを蒸着してＰチャンネル型シリコン
ゲート電界効果トランジスタのソース領域５０及びドレ
イン領域５１にソース電極５５及びドレイン電極５６
を、またＮチャンネル型シリコンゲート電界効果トラン
ジスタのソース領域５２及びドレイン領域５３にソース
電極５８及びドレイン電極５７をそれぞれ設け、そのド
レイン電極５６と５７とを互いにＡｌ配線体５９でもっ
て接続してなる。この場合、ゲートの取り出し電極は、
多結晶シリコン４０を予めトランジスタ領域の外まで延
長して残しておき、その部分でソース及びドレイン電極
形成と同時に設ける。この後、シランコート６０が施さ
れて図１４に示すようにシリコンゲートＣＭＯＳ・ＩＣ
が完成されてなる。
【００２９】以上のような本発明によれば、Ｎ形シリコ
ン基板を約１０13〜１０14ａｔｏｍｓ／ｃｍ3 程度と低
濃度の基板とすることによりＮチャンネル型シリコンゲ
ート電界効果トランジスタの基板となるＰ形半導体層を
約２×１０15ａｔｏｍｓ／ｃｍ3 の低濃度に形成してな
る。そのためＮチャンネル型シリコンゲート電界効果ト
ランジスタのソース及びドレイン領域の接合容量は例え
ばソース及びドレイン領域を約３０μ×２０μの寸法に
形成した場合、約０．０８５ｐＦと従来の約０．１９ｐ
Ｆのものに比べて約１／２．３倍と極めて小さい。しか
も基板バイアス効果もＰ形半導体層の濃度に依存し従来
のものに比べて極めて小さいという効果がある。
ン基板を約１０13〜１０14ａｔｏｍｓ／ｃｍ3 程度と低
濃度の基板とすることによりＮチャンネル型シリコンゲ
ート電界効果トランジスタの基板となるＰ形半導体層を
約２×１０15ａｔｏｍｓ／ｃｍ3 の低濃度に形成してな
る。そのためＮチャンネル型シリコンゲート電界効果ト
ランジスタのソース及びドレイン領域の接合容量は例え
ばソース及びドレイン領域を約３０μ×２０μの寸法に
形成した場合、約０．０８５ｐＦと従来の約０．１９ｐ
Ｆのものに比べて約１／２．３倍と極めて小さい。しか
も基板バイアス効果もＰ形半導体層の濃度に依存し従来
のものに比べて極めて小さいという効果がある。
【００３０】しかして、このような本発明のものを用い
てインバータ回路、シフトレジスト回路、カウンタ回路
等のＣＭＯＳ回路を構成した場合には、従来のものを用
いた場合に比べて動作速度が速く、しかも充・放電電流
による消費電力を極めて小さいという優れた効果が得ら
れる。特にこのような本発明のものを用いて４Ｋビット
シリコンゲートＣＭＯＳランダム・アクセスメモリーを
構成した場合にはデイジット線につながる容量ＣＤ，／
ＣＤはいずれも約１．８ｐＦ程度となり従来の約５．４
ｐＦに比べて極めて小さくなる。しかもＮチャンネル型
シリコンゲート電界効果トランジスタの基板バイアス効
果も極めて小さいため、従来のものに比べてアクセス時
間が非常に速くなるという効果が得られる。
てインバータ回路、シフトレジスト回路、カウンタ回路
等のＣＭＯＳ回路を構成した場合には、従来のものを用
いた場合に比べて動作速度が速く、しかも充・放電電流
による消費電力を極めて小さいという優れた効果が得ら
れる。特にこのような本発明のものを用いて４Ｋビット
シリコンゲートＣＭＯＳランダム・アクセスメモリーを
構成した場合にはデイジット線につながる容量ＣＤ，／
ＣＤはいずれも約１．８ｐＦ程度となり従来の約５．４
ｐＦに比べて極めて小さくなる。しかもＮチャンネル型
シリコンゲート電界効果トランジスタの基板バイアス効
果も極めて小さいため、従来のものに比べてアクセス時
間が非常に速くなるという効果が得られる。
【００３１】更に、本発明ではＮ形シリコン基板にこれ
より高濃度で且つＰ形半導体層とほぼ同一の低い濃度、
即ち、約２×１０15ａｔｏｍｓ／ｃｍ3 の不純物濃度を
有するＮ形半導体層を設け、このＮ形半導体層をＰチャ
ンネル型シリコンゲート電界効果トランジスタの基板と
して用いてなる。そしてＮチャンネル及びＰチャンネル
型シリコンゲート電界効果トランジスタのゲート電極と
なる多結晶シリコンをいずれも同一不純物濃度で、且つ
同一導電型、即ち約１×１０19ａｔｏｍｓ／ｃｍ3 のリ
ン不純物含有のＮ型に形成してなる。従って図１５に示
すように、Ｎチャンネル及びＰチャンネル型シリコンゲ
ート電界効果トランジスタのしきい値電圧はそれぞれ約
０．２５Ｖ及び約−１．７５Ｖとなり、両方のトランジ
スタのしきい値電圧を互いに適切な値、例えば｜１．０
Ｖ｜に制御する場合、両方のトランジスタのしきい値電
圧を同じ正方向に且つ同じ｜０．７５Ｖ｜だけシフトす
ればよいことになる。
より高濃度で且つＰ形半導体層とほぼ同一の低い濃度、
即ち、約２×１０15ａｔｏｍｓ／ｃｍ3 の不純物濃度を
有するＮ形半導体層を設け、このＮ形半導体層をＰチャ
ンネル型シリコンゲート電界効果トランジスタの基板と
して用いてなる。そしてＮチャンネル及びＰチャンネル
型シリコンゲート電界効果トランジスタのゲート電極と
なる多結晶シリコンをいずれも同一不純物濃度で、且つ
同一導電型、即ち約１×１０19ａｔｏｍｓ／ｃｍ3 のリ
ン不純物含有のＮ型に形成してなる。従って図１５に示
すように、Ｎチャンネル及びＰチャンネル型シリコンゲ
ート電界効果トランジスタのしきい値電圧はそれぞれ約
０．２５Ｖ及び約−１．７５Ｖとなり、両方のトランジ
スタのしきい値電圧を互いに適切な値、例えば｜１．０
Ｖ｜に制御する場合、両方のトランジスタのしきい値電
圧を同じ正方向に且つ同じ｜０．７５Ｖ｜だけシフトす
ればよいことになる。
【００３２】しかるに、Ｎチャンネル及びＰチャンネル
型シリコンゲート電界効果トランジスタのチャンネル領
域部分となるＰ形半導体層及びＮ形半導体層部分にいず
れも約０．７５Ｖのしきい値電圧をシフトするに必要な
量、即ち、加速電圧約５５ＫｅＶでドーズ量約９．５×
１０10ａｔｏｍｓ／ｃｍ3 程度のボロン不純物を同時に
チャンネル・ドープして形成した導電率変換層を設けて
おくことにより、Ｎチャンネル及びＰチャンネル型シリ
コンゲート電界効果トランジスタのしきい値電圧はそれ
ぞれ｜１．０Ｖ｜となり、互いに等しい値に同時に制御
されてなるという効果が得られる。
型シリコンゲート電界効果トランジスタのチャンネル領
域部分となるＰ形半導体層及びＮ形半導体層部分にいず
れも約０．７５Ｖのしきい値電圧をシフトするに必要な
量、即ち、加速電圧約５５ＫｅＶでドーズ量約９．５×
１０10ａｔｏｍｓ／ｃｍ3 程度のボロン不純物を同時に
チャンネル・ドープして形成した導電率変換層を設けて
おくことにより、Ｎチャンネル及びＰチャンネル型シリ
コンゲート電界効果トランジスタのしきい値電圧はそれ
ぞれ｜１．０Ｖ｜となり、互いに等しい値に同時に制御
されてなるという効果が得られる。
【００３３】更には本発明で、Ｎチャンネル及びＰチャ
ンネル型シリコンゲート電界効果トランジスタのシリコ
ンゲート電極が同一導電型に形成されてなる。従ってＮ
チャンネル及びＰチャンネル型シリコンゲート電界効果
トランジスタのゲート電極を共通接続して入力端として
用いる場合、従来ではゲート電極をＡｌ接続体を介して
接続しなければならなく、そのために特にコンタクトを
とる部分として大きな面積を必要とするが、本発明では
このようなＡｌ接続体を介して接続する必要がなく、高
密度化が可能となる等種々の効果が得られる。
ンネル型シリコンゲート電界効果トランジスタのシリコ
ンゲート電極が同一導電型に形成されてなる。従ってＮ
チャンネル及びＰチャンネル型シリコンゲート電界効果
トランジスタのゲート電極を共通接続して入力端として
用いる場合、従来ではゲート電極をＡｌ接続体を介して
接続しなければならなく、そのために特にコンタクトを
とる部分として大きな面積を必要とするが、本発明では
このようなＡｌ接続体を介して接続する必要がなく、高
密度化が可能となる等種々の効果が得られる。
【００３４】なお、上記実施例ではＮチャンネル及びＰ
チャンネル型シリコンゲート電界効果トランジスタのシ
リコンゲート電極がリン不純物を含有したＮ型に形成さ
れてなる場合について説明したが、例えばＮチャンネル
及びＰチャンネル型シリコンゲート電界効果トランジス
タのシリコンゲート電極がボロン不純物を含有したＰ型
に形成した場合も同様の効果が得られる。即ち、この場
合には、図１６に示すように、Ｎチャンネル及びＰチャ
ンネル型シリコンゲート電界効果トランジスタのしきい
値電圧はそれぞれ約１．２５Ｖ及び約−０．７５Ｖとな
り、両方のトランジスタのしきい値電圧を互いに等しい
適切な値、例えば｜１．０Ｖ｜に制御する場合、両方の
トランジスタのしきい値電圧を同じ負の方向に且つ同じ
｜０．２５Ｖ｜だけシフトすればよいので、Ｐ形半導体
層及びＮ形半導体層部分にいずれも約０．２５Ｖのしき
い値電圧をシフトするに必要な量、即ち、加速電圧約１
３０ＫｅＶでドーズ量約９×１０10ａｔｏｍｓ／ｃｍ3
程度のリン不純物を同時にチャンネル・ドープして導電
率変換層を形成すればよい。
チャンネル型シリコンゲート電界効果トランジスタのシ
リコンゲート電極がリン不純物を含有したＮ型に形成さ
れてなる場合について説明したが、例えばＮチャンネル
及びＰチャンネル型シリコンゲート電界効果トランジス
タのシリコンゲート電極がボロン不純物を含有したＰ型
に形成した場合も同様の効果が得られる。即ち、この場
合には、図１６に示すように、Ｎチャンネル及びＰチャ
ンネル型シリコンゲート電界効果トランジスタのしきい
値電圧はそれぞれ約１．２５Ｖ及び約−０．７５Ｖとな
り、両方のトランジスタのしきい値電圧を互いに等しい
適切な値、例えば｜１．０Ｖ｜に制御する場合、両方の
トランジスタのしきい値電圧を同じ負の方向に且つ同じ
｜０．２５Ｖ｜だけシフトすればよいので、Ｐ形半導体
層及びＮ形半導体層部分にいずれも約０．２５Ｖのしき
い値電圧をシフトするに必要な量、即ち、加速電圧約１
３０ＫｅＶでドーズ量約９×１０10ａｔｏｍｓ／ｃｍ3
程度のリン不純物を同時にチャンネル・ドープして導電
率変換層を形成すればよい。
【００３５】また本発明は、各実施例のように、基板と
して極く一般的なシリコン基板を用いた場合に限らず、
例えばＳＯＳなどのようにサフアイヤ、スピンネル等の
絶縁物上に成長させた半導体薄膜をシリコン基板と同じ
ように用いて形成してもよく、更には図１７に示すよう
に、上記のような絶縁物基板７０上にＮ形半導体層３３
及びＰ形半導体層３５を互いに絶縁体７１を介して分離
形成し、その半導体層３３及び３５にそれぞれＰチャン
ネル及びＮチャンネル型シリコンゲート電界効果トラン
ジスタを形成してもよい。
して極く一般的なシリコン基板を用いた場合に限らず、
例えばＳＯＳなどのようにサフアイヤ、スピンネル等の
絶縁物上に成長させた半導体薄膜をシリコン基板と同じ
ように用いて形成してもよく、更には図１７に示すよう
に、上記のような絶縁物基板７０上にＮ形半導体層３３
及びＰ形半導体層３５を互いに絶縁体７１を介して分離
形成し、その半導体層３３及び３５にそれぞれＰチャン
ネル及びＮチャンネル型シリコンゲート電界効果トラン
ジスタを形成してもよい。
【００３６】また前記一実施例において、導電率変換層
はゲート酸化膜を形成した後に設けたが、これはゲート
酸化膜形成前に設けることも自由であり、更には多結晶
シリコンをプラズマエッチング法でパターニングしてい
るが、これは窒化膜をマスクとする通常のエッチング法
でもってパターニングすることも自由である。
はゲート酸化膜を形成した後に設けたが、これはゲート
酸化膜形成前に設けることも自由であり、更には多結晶
シリコンをプラズマエッチング法でパターニングしてい
るが、これは窒化膜をマスクとする通常のエッチング法
でもってパターニングすることも自由である。
【００３７】
【発明の効果】以上説明したようにこの発明によれば、
Ｎチャンネル及びＰチャンネル型シリコンゲート電界効
果トランジスタのしきい値電圧を互いにほぼ等しい適切
な値に容易に制御でき、且つＮチャンネル型シリコンゲ
ート電界効果トランジスタのソース及びドレイン領域の
接合容量並びに基板バイアス効果が極めて小さい半導体
集積回路装置を製造することができる。
Ｎチャンネル及びＰチャンネル型シリコンゲート電界効
果トランジスタのしきい値電圧を互いにほぼ等しい適切
な値に容易に制御でき、且つＮチャンネル型シリコンゲ
ート電界効果トランジスタのソース及びドレイン領域の
接合容量並びに基板バイアス効果が極めて小さい半導体
集積回路装置を製造することができる。
【図１】従来のシリコンゲートＣＭＯＳ・ＩＣの縦断面
図。
図。
【図２】図１のシリコンゲートＣＭＯＳ・ＩＣの平面
図。
図。
【図３】従来のシリコンゲートＣＭＯＳ・ＩＣの基板濃
度としきい値電圧との関係を示す図。
度としきい値電圧との関係を示す図。
【図４】通常の４ＫビットシリコンゲートＣＭＯＳラン
ダム・アクセスメモリーのメモリーセル単位を示す回路
図。
ダム・アクセスメモリーのメモリーセル単位を示す回路
図。
【図５】本発明の一実施例方法の始めの工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】本発明の一実施例におけるシリコンゲートＣ
ＭＯＳ・ＩＣの基板濃度としきい値電圧との関係を示す
図。
ＭＯＳ・ＩＣの基板濃度としきい値電圧との関係を示す
図。
【図１６】本発明の他の実施例におけるシリコンゲート
ＣＭＯＳ・ＩＣの基板濃度としきい値電圧との関係を示
す図。
ＣＭＯＳ・ＩＣの基板濃度としきい値電圧との関係を示
す図。
【図１７】本発明の更に他の実施例におけるシリコンゲ
ートＣＭＯＳ・ＩＣを示す縦断面図。
ートＣＭＯＳ・ＩＣを示す縦断面図。
３０，７０…基板、３３…Ｎ形半導体層、３５…Ｐ形半
導体層、３７…ゲート酸化膜、３８，３９…導電率変換
層、４０…多結晶シリコン（ゲート電極）、５０，５１
…Ｐチャンネル型シリコンゲート電界効果トランジスタ
のソース及びドレイン領域、５２，５３…Ｎチャンネル
型シリコンゲート電界効果トランジスタのソース及びド
レイン領域、５５，５８…ソース電極、５６，５７…ド
レイン電極。
導体層、３７…ゲート酸化膜、３８，３９…導電率変換
層、４０…多結晶シリコン（ゲート電極）、５０，５１
…Ｐチャンネル型シリコンゲート電界効果トランジスタ
のソース及びドレイン領域、５２，５３…Ｎチャンネル
型シリコンゲート電界効果トランジスタのソース及びド
レイン領域、５５，５８…ソース電極、５６，５７…ド
レイン電極。
Claims (3)
- 【請求項１】 相補型シリコンゲート電界効果トランジ
スタを有する半導体集積回路装置の製造方法において、 低濃度半導体基体上に、この基体より高い不純物濃度を
有するＰ形半導体層をイオン注入により形成する工程
と、 上記低濃度半導体基体上に上記Ｐ形半導体層と離間し
て、上記Ｐ形半導体層とほぼ同じ不純物濃度のＮ形半導
体層をイオン注入により形成する工程と、 以上の工程の後、上記Ｐ形半導体層及びＮ形半導体層表
面に、同時にＰ形もしくはＮ形のいずれか一方の不純物
を注入し、Ｎ及びＰチャンネル型トランジスタのしきい
値電圧をほぼ同量ずつ変化させる工程とを具備したこと
を特徴する半導体集積回路装置の製造方法。 - 【請求項２】 相補型シリコンゲート電界効果トランジ
スタを有する半導体集積回路装置の製造方法において、 低濃度半導体基体上に、この基体より高い不純物濃度を
有するＰ形半導体層をイオン注入により形成する工程
と、 Ｎチャンネル型トランジスタ及びＰチャンネル型トラン
ジスタのしきい値電圧を変化させるイオン注入工程に先
立ち、そのイオン注入で上記Ｎチャンネル型トランジス
タ及びＰチャンネル型トランジスタのしきい値電圧が同
程度変化するように、上記Ｐ形半導体層とほぼ同じ不純
物濃度のＮ形半導体層をイオン注入により形成する工程
と、 上記Ｐ形半導体層及びＮ形半導体層表面に、同時にＰ形
もしくはＮ形のいずれか一方の不純物を注入する工程と
を具備したことを特徴する半導体集積回路装置の製造方
法。 - 【請求項３】 前記Ｎ及びＰチャンネル型トランジスタ
のしきい値電圧を変化させる工程では、しきい値電圧の
絶対値が等しくなるように不純物を注入することを特徴
とする請求項１または２のいずれかに記載の半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259889A JPH05315557A (ja) | 1992-09-29 | 1992-09-29 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259889A JPH05315557A (ja) | 1992-09-29 | 1992-09-29 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315557A true JPH05315557A (ja) | 1993-11-26 |
Family
ID=17340349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259889A Pending JPH05315557A (ja) | 1992-09-29 | 1992-09-29 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939757A (en) * | 1996-06-28 | 1999-08-17 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device having triple well structure |
| WO2008035598A1 (fr) * | 2006-09-19 | 2008-03-27 | Nec Corporation | Dispositif semi-conducteur mis complémentaire |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376029A (ja) * | 1989-08-17 | 1991-04-02 | Omron Corp | 光学的情報記録再生装置 |
-
1992
- 1992-09-29 JP JP4259889A patent/JPH05315557A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376029A (ja) * | 1989-08-17 | 1991-04-02 | Omron Corp | 光学的情報記録再生装置 |
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| US6037203A (en) * | 1996-06-28 | 2000-03-14 | Hyundai Electronics Industries Co., Ltd | Method of fabricating a semiconductor device having triple well structure |
| DE19727423B4 (de) * | 1996-06-28 | 2006-09-21 | Magnachip Semiconductor, Ltd. | Halbleiterbauelement und ein Herstellungsverfahren dafür |
| WO2008035598A1 (fr) * | 2006-09-19 | 2008-03-27 | Nec Corporation | Dispositif semi-conducteur mis complémentaire |
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