JP4381491B2 - 異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを備えた集積回路の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、全般的に絶縁ゲート電界効果トランジスタに関連し、特に単層基板上に形成され、しかも異なるゲートキャパシタンスを有するような電界効果トランジスタに関連する。
【0002】
【従来の技術】
例えば、静的ランダムアクセス記憶装置(SRAM)を絶縁ゲート電界効果トランジスタ(IGFETs)により構成する場合のような、ある状況においては、単層半導体基板上にIGFETsを形成する際に、他のIGFETsより十分に大きいゲートキャパシタンスを有するものをいくつか含むように形成することが望まれる。
【0003】
IGFETsを用いて構成されるSRAMセルは、一般に、交差結合(cross-coupled)されたフリップフロップの形で双安定回路を含む。1組のゲートトランジスタが、セル内の記憶トランジスタを異なるビット線に結合する。ゲートトランジスタは、そのセル状態を読み出すために、すなわち結合したビット線に高電圧或いは低電圧を加えるために、オン或いはオフする。ゲートトランジスタの1つがオンする時、電荷がその記憶トランジスタから流れ出し、そして十分な電流が生じれば、結果的にセルの状態が変化する。状態を読み出しているとき、変化が起きることは、セル状態に対して望ましいことではないのは明らかである。そのような意図していない状態変化を防ぐために、セル内の記憶FETは、一般のゲートFETより4〜5倍大きくする。実質的に大きな領域を有し、そのため実質的に大きなキャパシタンスを有する記憶トランジスタは、読み出し動作中実質的な電荷の流れを防ぎ、それによって読み出し動作に対して応答するセルにおける意図しない状態変化を防ぐことができる。
【0004】
基板上で他のトランジスタより4〜5倍大きいトランジスタを利用することは、しかしながら、半導体基板上の面積を占有し、結果的に基板上に形成されうるデバイスの数を制限するので、不利である。
【0005】
【発明が解決しようとする課題】
本発明の目的は、単層基板上に形成され、しかも上述のような先行技術より少ない面積しか利用せずにすむ、異なるゲートキャパシタンスを有するIGFETsを提供することにある。
【0006】
【課題を解決するための手段】
単層基板上に形成される集積回路は、その基板上に形成される第1のFETを含み、そのFETは第1の領域及び第1のキャパシタンスを有する。基板上に形成される第2のFETは、実質的に第1の領域に等しい領域を有するが、そのキャパシタンスは、実質的に第1のキャパシタンスより小さい。1つの特徴においては、FETの内あるものが、他のFETよりも厚いゲート酸化膜を有する。もう1つの特徴においては、FETの内のあるもののゲート絶縁膜が、他のFETのゲート絶縁膜とは異なる材料から形成される。
【0007】
単層基板上にそのようなIGFETsを作り上げるための方法はまた、ソース及びドレイン領域が基板の表面に近接して形成することにより与えられる。第1のゲート絶縁膜の層は、第1及び第2のFETのチャネルに渡って基板の表面上に形成される。第1のゲート酸化膜の層は、それからマスク用窒化膜に覆われ、FETの1つのチャネル上にあるそのマスク用窒化膜は、後にエッチングにより取り除かれる。第2のゲート絶縁膜の層は、エッチングの結果として露出した第1のゲート絶縁膜の層に堆積する。その後、そのマスク用窒化膜及びどちらか一方のFETのチャネル上にない第1の絶縁膜の層の一部は、両方とも取り除かれる。
【0008】
本発明の前述したものやその他の目的、特徴、利点は、図面を参照して進行する以下の好ましい実施例の詳細な記述から、一層明らかになるであろう。
【0009】
【発明の実施の形態】
図1は、本発明の実施例を具体化したSRAMメモリセルを示す。そのセルは、NMOS記憶トランジスタ12、14を含む。記憶トランジス12はPMOSトランジスタ18を通ってVccライン16に接続され、記憶トランジスタ14は、PMOSトランジスタ20を通ってVccライン16に接続される。トランジスタ12は、NMOSゲートトランジスタ24を経由して第1のビット線22に接続される。同じようにで、記憶トランジスタ14は、NMOSゲートトランジスタ28を経由して第2のビット線26に接続される。
【0010】
図1に示すSRAMセルの回路図は、技術的には既知である。しかしながらSRAMセルを形成する方法や結果的にできる集積回路が、本発明の主題になっており、図2−7を参照にして記述される好ましい実施例においてそれを示す。
【0011】
図2−7により、本発明に従った1組のIGFETsの構造を、絶縁層のある開口部における1組のNチャネルトランジスタ構造により連続的に示す。図2において、P形にドープされたシリコンウエハーのような、P形半導体基板32がフィールド酸化膜領域34,36を有し、その中にはN+にドープされた領域38,40,42が成長しており、それらの領域は既知の方法により基板32の表面に近接して形成されている。後程にさらに明確にはするが、領域38,40は、ここでは第2のFETと呼んでいるFET24のソース及びドレイン領域を構成し、領域40,42は、ここでは第1のFETと呼んでいるFET12のソース及びドレイン領域を構成する。領域38と40の間の領域は、FET24のチャネルを構成し、領域40と42の間の領域は、FET12のチャネルを構成する。フィールド酸化膜34,36及びN+にドープされた領域38,40,42を既知の方法で基板32上に形成した後、第1のゲート酸化膜44の層を、図2に示すようにフィールド酸化膜領域34,36の間の基板表面に堆積させる。その後、図3に示すように、マスク用の窒化膜46をゲート酸化膜44上に堆積させる。
【0012】
図4では、N+にドープされた領域40,42の間に画定されるチャネル上のエリアはマスクされ、窒化膜46内の開口部48を作り出し、それによって領域40,42の間に画定されるチャネル上のゲート酸化膜層44の一部が露出する。
【0013】
次に図5では、第2のゲート酸化膜50の層を堆積させるが、そこで堆積するのは、窒化膜46内の開口部48により露出したゲート酸化膜の一部分のみである。
【0014】
その後、窒化膜46の残りの部分は、図6に示すように、ゲート酸化膜50に覆われた部分を除いて、エッチングされ、酸化膜44が露出する。
【0015】
その後、ポリシリコンゲート材料52が、トランジスタ24内のゲート酸化膜44の上方に向かって露出した表面上及び、トランジスタ12内のゲート酸化膜50の露出した表面上に形成される。同様に、肩状酸化物(oxide shoulder)54が、トランジスタ24,12内のゲート材料52の円周上に形成される。ゲート材料52及び肩状酸化物54は、既知の方法において、堆積させ、形成する。
【0016】
別の実施例では、異なるゲート材料が、各トランジスタにおいて実質的に同じ厚さで堆積させることも可能であり、その場合は異なるゲートキャパシタンスを生じる異なる材料、例えば二酸化シリコン及び窒化シリコンを用いる。さらに別の実施例では、層44は、1つのゲート酸化膜材料であり、層50で用いるのは別のタイプの材料である。例えば二酸化シリコン及び窒化シリコンがこれに当たる。
【0017】
以上本発明について実施例を用いて説明したが、当業者にとって明らかなように、本発明はその技術的範囲内において様々な変形・変更を加えて実施することができる。
【0018】
【発明の効果】
上述したように本発明によれば、単層基板上に異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを構成でき、大きなゲートキャパシタンスを有する電界効果トランジスタが要求される集積回路を従来より小さい面積で構成することが可能である。
【図面の簡単な説明】
【図1】IGFETsを用いて構成したSRAMセルの略式回路図である。
【図2】図1にある回路内の2つのIGFETsの形成過程を示す断面図である。
【図3】図1にある回路内の2つのIGFETsの形成過程を示す断面図である。
【図4】図1にある回路内の2つのIGFETsの形成過程を示す断面図である。
【図5】図1にある回路内の2つのIGFETsの形成過程を示す断面図である。
【図6】図1にある回路内の2つのIGFETsの形成過程を示す断面図である。
【図7】図1にある回路内の2つのIGFETsの形成過程を示す断面図である。
【符号の説明】
12 NMOS記憶トランジスタ
14 NMOS記憶トランジスタ
16 Vccライン
18 PMOSトランジスタ
20 PMOSトランジスタ
22 第1ビット線
24 NMOSゲートトランジスタ
26 第2ビット線
28 NMOSゲートトランジスタ
32 P形半導体基板
34 フィールド酸化膜領域
36 フィールド酸化膜領域
38 N+にドープされた領域
40 N+にドープされた領域
42 N+にドープされた領域
44 第1のゲート絶縁膜
46 マスク用窒化膜
48 開口部
50 第2のゲート絶縁膜
52 ポリシリコンゲート材料
54 肩状酸化物
Claims (7)
- 単層半導体基板上に絶縁ゲート電界効果トランジスタ(FET)を形成するための方法であって、
第1のFET及び第2のFETに対する、前記基板の表面に近接したソース及びドレイン領域を形成する過程と、
前記ソース及びドレイン領域が形成された前記基板の前記表面に第1のゲート絶縁膜となる酸化物の層を形成する過程と、
前記第1のゲート絶縁膜の層上にマスク材料膜を形成する過程と、
前記第1のFETに対するゲート開口部を形成するために前記マスク材料膜の一部をエッチングで取り除く過程と、
前記エッチングの結果として露出した前記第1のゲート絶縁膜の層上に第2のゲート絶縁膜となる窒化物の層を堆積する過程と、かつ
第2のゲート絶縁膜となる窒化物の層を堆積した後、前記マスク材料膜の残りの部分を取り除く過程とを有し、
前記第1のゲート絶縁膜の材料である酸化物と、前記第2のゲート絶縁膜の材料である窒化物とが、同じ厚さで異なるゲートキャパシタンスを生じるような異なる材料であることを特徴とする方法。 - チャネルが、各FETの前記ソース及びドレイン領域の間の前記基板内に画定され、その各チャネルが同一の面積を占めることを特徴とする請求項1に記載の方法。
- 前記第1のFETと前記第2のFETが占める面積が同一であることを特徴とする請求項1に記載の方法。
- 前記第1のFETに対する前記第2のゲート絶縁膜の層上にゲート端子を形成し、
かつ前記第2のFETに対する前記第1のゲート絶縁膜の層上にゲート端子を形成する過程を更に含むことを特徴とする請求項1に記載の方法。 - 単層基板上に絶縁ゲート電界効果トランジスタ(FET)を形成するための方法であって、
第1のFET及び第2のFETに対する、前記基板の表面に近接したソース及びドレイン領域を形成する過程と、
前記ソース及びドレイン領域が形成された前記基板の前記表面上に第1のゲート絶縁膜となる酸化物の層を形成する過程と、
前記第1のゲート絶縁膜の前記層上にマスク材料膜を形成する過程と、
前記第2のFETに対するゲート開口部を形成するために前記マスク材料膜の一部をエッチングにより取り除く過程と、
前記マスク材料膜の一部をエッチングする結果として露出する前記第1のゲート絶縁膜の層の一部の領域をエッチングにより取り除く過程と、
前記第1のゲート絶縁膜の層の一部を取り除いた結果として露出した前記基板の表面上に第2のゲート絶縁膜となる窒化物の層を堆積する過程と、かつ
第2のゲート絶縁膜となる窒化物の層を堆積した後、前記マスク材料膜の残りの部分を取り除く過程とを有し、
前記第1のゲート絶縁膜と前記第2のゲート絶縁膜が実質的に同じ厚さに堆積され、前記第1のゲート絶縁膜の材料である酸化物と、前記第2のゲート絶縁膜の材料である窒化物とが、同じ厚さで異なるゲートキャパシタンスを生じるような異なる材料であることを特徴とする方法。 - チャネルが、各FETの前記ソース及びドレイン領域の間の前記基板内に画定され、その各チャネルが同一の面積を占めることを特徴とする請求項5に記載の方法。
- 前記第1のFETと前記第2のFETが占める面積が同一であることを特徴とする請求項5に記載の方法。
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