DE19802056A1 - Isolierschicht-Feldeffekttransistoren mit unterschiedlichen Gate-Kapazitäten - Google Patents

Isolierschicht-Feldeffekttransistoren mit unterschiedlichen Gate-Kapazitäten

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Description

Die vorliegende Erfindung betrifft Isolierschicht-Feldeffekt­ transistoren, insbesondere solche Transistoren, die auf einem einzigen Substrat ausgebildet sind und unterschiedliche Gate-Kapazitäten aufweisen.
Ferner betrifft die vorliegende Erfindung Verfahren zur Her­ stellung von Isolierschicht-Feldeffekttransistoren.
In einigen Fällen, z. B. bei einem statischen Direktzugriffs­ speicher (SRAM), der mit Isolierschicht-Feldeffekttransisto­ ren (IGFETs) realisiert ist, ist es wünschenswert, IGFETs auf einem einzigen Halbleitersubstrat auszubilden, wobei einige dieser IGFETs wesentlich größere Gate-Kapazitäten als andere aufweisen. Eine mit IGFETs realisierte SRAM-Zelle umfaßt typischerweise eine bistabile Schaltung in Form eines kreuz­ gekoppelten Flipflops. Ein Paar von Tortransistoren koppelt Speichertransistoren in der Zelle an verschiedene Bitlei­ tungen. Die Tortransistoren werden ein- und ausgeschaltet, um den Zustand der Zelle zu lesen, d. h., um eine hohe oder eine niedrige Spannung an die zugeordnete Bitleitung anzulegen. Wenn einer der Tortransistoren eingeschaltet wird, fließt Ladung von dem Speichertransistor, und dabei ändert sich der Zustand der Zelle, wenn ein genügend großer Durchfluß auf­ tritt. Es ist offensichtlich unerwünscht, daß sich der Zellenzustand ändert, wenn der Zustand gelesen wird. Um sol­ che unbeabsichtigten Zustandsänderungen zu verhindern, wird der Speicher-FET in der Zelle typischerweise vier- bis fünf­ mal größer gemacht als der Tor-FET. Ein Speichertransistor, der eine wesentlich größere Fläche und damit eine wesentlich größere Kapazität aufweist, verhindert, daß ein wesentlicher Ladungsfluß während eines Lesevorgangs auftritt, wodurch eine unbeabsichtigte Zustandsänderung in der Zelle in Reaktion auf den Lesevorgang verhindert wird.
Die Verwendung von Transistoren, die vier- bis fünfmal größer sind als andere Transistoren auf dem Substrat ist jedoch von Nachteil, weil sie Fläche auf dem Halbleitersubstrat ver­ braucht und dadurch die Anzahl der Bauelemente begrenzt, die auf dem Substrat ausgebildet werden können.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, IGFETs zu schaffen, die auf einem einzigen Substrat ausgebil­ det sind und unterschiedliche Gate-Kapazitäten aufweisen, wo­ bei sie weniger Fläche benötigen als IGFETs nach dem Stand der Technik.
Diese Aufgabe wird erfindungsgemäß durch eine auf einem ein­ zigen Substrat ausgebildete integrierte Schaltung gelöst, die folgendes umfaßt: einen ersten FET, der auf dem Substrat aus­ gebildet ist und eine erste Fläche und eine erste Kapazität aufweist; und einen zweiten FET, der auf dem Substrat ausge­ bildet ist und eine Fläche, die im wesentlichen gleich groß ist wie die erste Fläche, und eine Kapazität, die wesentlich kleiner ist als die erste Kapazität, aufweist.
Bei einer Ausgestaltung der Erfindung weist einer der FETs ein wesentlich dickeres Gate-Oxid auf als der andere FET.
Bei einer anderen Ausgestaltung der Erfindung ist das Gate-Oxid eines der FETS aus einem anderen Material als das des anderen FETs gebildet.
Besondere Ausgestaltungen der erfindungsgemäßen Schaltung sind Gegenstand der abhängigen Ansprüche 2 bis 7.
Der vorliegenden Erfindung liegt die weitere Aufgabe zu­ grunde, ein verbessertes Verfahren zum Herstellen von Iso­ lierschicht-Feldeffekttransistoren unterschiedlicher Kapazi­ tät auf demselben Substrat zu schaffen.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum Herstellen von Isolierschicht-Feldeffekttransistoren auf einem einzigen Substrat gelöst, das folgende Verfahrens­ schritte umfaßt: Source- und Drain-Bereiche werden angrenzend an die Oberfläche des Substrats ausgebildet. Eine erste Gate-Oxid-Schicht wird auf der Oberfläche des Substrats über den Kanälen eines ersten FETs und eines zweiten FETS ausgebildet. Die erste Gate-Oxid-Schicht wird dann mit einer Nitrid-Schicht bedeckt, welche anschließend über dem Kanal eines der FETs weggeätzt wird. Eine zweite Gate-Oxid-Schicht wird auf den Bereich der ersten Gate-Oxid-Schicht aufgebracht, der als Ergebnis des Ätzens freigelegt worden ist. Anschließend werden sowohl die Nitridschicht als auch derjenige Bereich der ersten Gate-Oxid-Schicht, der nicht über dem Kanal eines der beiden FETs angeordnet ist, entfernt.
Die vorstehenden und weitere Merkmale und Vorteile der Erfin­ dung gehen aus der nachfolgenden detaillierten Beschreibung und zeichnerischen Darstellung eines Ausführungsbeispiels hervor.
In den Zeichnungen zeigen:
Fig. 1 eine schematische Darstellung einer mit IGFETs realisierten SRAM-Zelle; und
Fig. 2-7 schematische Schnittdarstellungen, die Ver­ fahrensschritte während der Herstellung von zweien der IGFETs in der Schaltung der Fig. 1 darstellen.
Gleiche oder funktional äquivalente Elemente sind in allen Figuren mit denselben Bezugszeichen bezeichnet.
Fig. 1 zeigt eine SRAM-Speicherzelle, in die eine Ausfüh­ rungsform der vorliegenden Erfindung eingebaut ist. Die Zelle umfaßt NMOS-Speichertransistoren 12 und 14. Der Speichertran­ sistor 12 ist durch einen PMOS-Transistor 18 an eine Vcc-Lei­ tung 16 gekoppelt, und der Speichertransistor 14 ist durch einen PMOS-Transistor 20 an die Vcc-Leitung 16 gekoppelt. Der Transistor 12 ist über einen NMOS-Tortransistor 24 an eine erste Bitleitung 22 gekoppelt. In ähnlicher Weise ist der Speichertransistor 14 über einen NMOS-Tortransistor 28 an eine zweite Bitleitung 26 gekoppelt.
Die in Fig. 1 gezeigte schematische Darstellung für die SRAM-Zelle ist aus dem Stand der Technik bekannt; die Art und Weise jedoch, in der die SRAM-Zelle hergestellt wird, und die sich daraus ergebende integrierte Schaltung sind Gegenstand der vorliegenden Erfindung.
Die vorliegende Erfindung wird im folgenden durch die Be­ schreibung eines bevorzugten Ausführungsbeispiels unter Bezugnahme auf die Fig. 2 bis 7 erläutert.
Unter Bezugnahme auf die Fig. 2 bis 7 wird die erfindungs­ gemäße Herstellung eines Paars von IGFETs anhand der Herstel­ lung eines Paars von N-Kanal-Transistoren in einer Öffnung in einer Isolationsschicht schrittweise erläutert. Ein in Fig. 2 dargestelltes Halbleitersubstrat 32 vom P-Typ, beispielsweise ein P-dotierter Silizium-Wafer, weist darin gewachsene Feld- Oxid-Bereiche 34, 36 auf, wobei (N+)-dotierte Bereiche 38, 40, 42 in bekannter Weise angrenzend an die Oberfläche des Substrats 32 ausgebildet sind. Wie im folgenden noch deutli­ cher werden wird, umfassen die Bereich 38, 40 Source- und Drain-Bereiche für einen FET 24, der im folgenden als zweiter FET bezeichnet wird, und umfassen die Bereiche 40, 42 Source- und Drain-Bereiche für einen FET 12, der im folgenden als erster FET bezeichnet wird. Die Fläche zwischen den Bereichen 38 und 40 umfaßt den Kanal des FETs 24, und die Fläche zwi­ schen den Bereichen 40 und 42 umfaßt den Kanal des FETs 12. Nachdem die Feld-Oxide 34, 36 und die (N+)-dotierten Bereiche 38, 40, 42 wie gezeigt auf dem Substrat 32 ausgebildet worden sind, wird eine erste Gate-Oxid-Schicht 44 auf die Oberfläche des Substrat s zwischen den Feld-Oxid-Bereichen 34 und 36 auf­ gebracht, wie in Fig. 2 dargestellt.
Anschließend wird eine Nitridschicht 46 auf das Gate-Oxid 44 aufgebracht, wie in Fig. 3 dargestellt.
Wie in Fig. 4 zu sehen ist, wird die Fläche oberhalb des zwi­ schen den (N+)-dotierten Bereichen 40, 42 definierten Kanals maskiert, wodurch eine Öffnung 48 in der Nitridschicht 46 ge­ schaffen wird, die denjenigen Bereich der Gate-Oxid-Schicht 44 freilegt, der oberhalb des zwischen den Bereichen 40, 42 definierten Kanals angeordnet ist.
Als nächstes wird, wie aus Fig. 5 zu ersehen ist, eine zweite Gate-Oxid-Schicht 50 aufgebracht, wobei diese Schicht nur auf denjenigen Bereich der Gate-Oxid-Schicht 44 aufgebracht wird, der durch die Öffnung 48 in dem Nitrid 46 freigelegt ist.
Anschließend wird der Rest der Nitridschicht 46 weggeätzt, wodurch die Oxidschicht 44 freigelegt wird, außer demjenigen Bereich, der durch die Oxidschicht 50 bedeckt ist, wie in Fig. 6 dargestellt.
Anschließend wird ein Polysilizium-Gate-Material 52 auf der nach oben gerichteten freigelegten Oberfläche der Gate-Oxid-Schicht 44 in dem Transistor 24 und auf der freigelegten Oberfläche der Gate-Oxid-Schicht 50 in dem Transistor 12 aus­ gebildet. In ähnlicher Weise werden Oxidschultern 54 um den Umfang des Gate-Materials 52 herum in jedem der Transistoren 24, 12 ausgebildet, wie in Fig. 7 dargestellt. Das Gate-Mate­ rial 52 und die Oxidschultern 54 werden auf bekannte Weise aufgebracht und ausgebildet.
Alternativ hierzu können unterschiedliche Gate-Materialien in im wesentlichen derselben Dicke für jeden Transistor aufge­ bracht werden, aber unter Verwendung unterschiedlicher Materialien, die unterschiedliche Gate-Kapazitäten erzeugen, beispielsweise Siliziumdioxid und Siliziumnitrid.
Bei einer weiteren Ausführungsform der Erfindung kann die Schicht 44 aus einer Art eines Gate-Oxid-Materials bestehen, während die Schicht 50 aus einer anderen Art von Material besteht. Beispielsweise können Siliziumdioxid und Silizium­ nitrid verwendet werden.
Nachdem das Konzept der vorliegenden Erfindung anhand eines bevorzugten Ausführungsbeispiels erläutert und beschrieben worden ist, ist für den Fachmann ohne weiteres ersichtlich, daß die Erfindung bezüglich der räumlichen Anordnung und weiterer Einzelheiten modifiziert werden kann, ohne von dem Grundgedanken der Erfindung abzuweichen.
Eine erfindungsgemäße integrierte Schaltung für einen stati­ schen Direktzugriffsspeicher, die auf einem einzigen Substrat ausgebildet ist, umfaßt einen Speicher-Isolierschicht-Feld­ effekttransistor (IGFET), der auf dem Substrat ausgebildet ist und eine erste Fläche und eine erste Kapazität aufweist. Ein auf dem Substrat ausgebildeter Tor-Feldeffekttransistor (FET) weist eine Fläche auf, die im wesentlichen gleich groß ist wie die erste Fläche, mit einer Kapazität, die wesentlich kleiner ist als die erste Kapazität. Bei einer Ausgestaltung der Erfindung weist der Speicher-FET ein wesentlich dickeres Gate-Oxid auf als der Tor-FET. Bei einer anderen Ausgestal­ tung der Erfindung wird das Gate-Oxid des einen der FETs aus einem Material geformt, das sich von dem Material des Gate-Oxids des anderen FETs unterscheidet.
Bei einem erfindungsgemäßen Verfahren zum Herstellen solcher IGFETs auf einem einzigen Substrat, bei dem Source- und Drain-Bereiche angrenzend an die Oberfläche des Substrats ausgebildet werden, wird eine erste Gate-Oxid-Schicht auf der Oberfläche des Substrats über den Kanälen des ersten FETs und des zweiten FETs ausgebildet. Die erste Gate-Oxid-Schicht wird darauf mit einer Nitridschicht bedeckt, welche an­ schließend über dem Kanal eines der FETs weggeätzt wird. Eine zweite Gate-Oxid-Schicht wird auf einen Bereich der ersten Gate-Oxid-Schicht aufgebracht, welcher infolge des Ätzens freigelegt worden ist. Anschließend werden sowohl die Nitrid­ schicht als auch derjenige Bereich der ersten Gate-Oxid-Schicht, der nicht über dem Kanal eines der FETs angeordnet ist, entfernt.

Claims (15)

1. Integrierte Schaltung, die auf einem einzigen Substrat (32) ausgebildet ist und folgendes umfaßt:
einen ersten FET (12), der auf dem Substrat (32) ausge­ bildet ist und eine erste Fläche und eine erste Kapazi­ tät aufweist; und
einen zweiten FET (24), der auf dem Substrat (32) ausge­ bildet ist und eine Fläche, die im wesentlichen gleich groß ist wie die erste Fläche, und eine Kapazität, die wesentlich kleiner ist als die erste Kapazität, auf­ weist.
2. Integrierte Schaltung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der erste FET (12) und der zweite FET (24) jeweils isolierende Gate-Oxide aufweisen und daß das Gate-Oxid des ersten FETs (12) wesentlich dicker ist als das Gate-Oxid des zweiten FETs (24).
3. Integrierte Schaltung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die isolierenden Gate-Oxide eine erste Gate-Oxid-Schicht (44), die über den Kanälen sowohl des ersten FETs (12) als auch des zweiten FETs (24) ausge­ bildet ist, und eine zweite Gate-Oxid-Schicht (50), die über der ersten Gate-Oxid-Schicht (44) in dem ersten FET (12) ausgebildet ist, umfassen.
4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste FET ein aus einem ersten Material gebildetes Gate-Oxid aufweist und daß der zweite FET ein aus einem zweiten Material gebildetes Gate-Oxid aufweist.
5. Integrierte Schaltung nach Anspruch 4, dadurch gekenn­ zeichnet, daß das eine der Materialien Siliziumdioxid und das andere der Materialien Siliziumnitrid ist.
6. Integrierte Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die FETs ein Paar von FETs (12, 24) in einem SRAM umfassen.
7. Integrierte Schaltung nach Anspruch 6, dadurch gekenn­ zeichnet, daß ein Source-Bereich (40) eines der FETs (12, 24) mit einem Drain-Bereich (40) des anderen der FETs (12, 24) zusammenfällt.
8. Verfahren zum Herstellen von Isolierschicht-Feldeffekt­ transistoren auf einem einzigen Substrat, das folgende Verfahrensschritte umfaßt:
Ausbilden von an die Oberfläche des Substrats angrenzen­ den Source- und Drain-Bereichen für einen ersten FET und einen zweiten FET;
Ausbilden einer ersten Gate-Oxid-Schicht auf der Ober­ fläche des Substrats;
Ausbilden einer Nitridschicht über der ersten Gate-Oxid-Schicht;
Wegätzen eines Bereichs der Nitridschicht, um eine Gate-Öffnung für den ersten FET auszubilden;
Aufbringen einer zweiten Gate-Oxid-Schicht auf einen Bereich der ersten Gate-Oxid-Schicht, der infolge des Ätzens freigelegt worden ist; und
Entfernen der Nitridschicht.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß in dem Substrat zwischen dem Source-Bereich und dem Drain-Bereich jedes FETs jeweils ein Kanal definiert ist und daß jeder Kanal im wesentlichen dieselbe Fläche um­ faßt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Verfahren ferner folgenden Verfahrensschritt umfaßt:
Entfernen desjenigen Bereichs der ersten Gate-Oxid-Schicht, der nicht über dem Kanal eines der FETs ange­ ordnet ist.
11. Verfahren nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß das Verfahren ferner folgende Ver­ fahrensschritte umfaßt:
Ausbilden eines Gate-Anschlusses auf der zweiten Gate-Oxid-Schicht für den ersten FET; und
Ausbilden eines Gate-Anschlusses auf der ersten Gate-Oxid-Schicht für den zweiten FET.
12. Verfahren zum Herstellen von Isolierschicht-Feldeffekt­ transistoren auf einem einzigen Substrat, umfassend fol­ gende Verfahrensschritte:
Ausbilden von an die Oberfläche des Substrats angrenzen­ den Source- und Drain-Bereichen für einen ersten FET und einen zweiten FET;
Ausbilden einer Gate-Oxid-Schicht auf der Oberfläche des Substrats;
Ausbilden einer Nitridschicht über der Gate-Oxid-Schicht;
Wegätzen eines Bereichs der Nitridschicht, um eine Gate-Öffnung für den zweiten FET auszubilden;
Wegätzen eines Bereichs der Gate-Oxid-Schicht, der infolge des Nitrid-Ätzens freigelegt worden ist; und
Entfernen der Nitridschicht.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß in dem Substrat zwischen dem Source-Bereich und dem Drain-Bereich jedes FETs jeweils ein Kanal definiert ist und daß jeder Kanal im wesentlichen dieselbe Fläche um­ faßt.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß das Verfahren ferner folgenden Verfahrensschritt umfaßt:
Entfernen desjenigen Bereichs der Gate-Oxid-Schicht, der nicht über dem Kanal eines der FETs angeordnet ist.
15. Verfahren nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß die beiden FETs im wesentlichen gleich groß gemacht werden.
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