DE3012363A1 - Mos-vorrichtung und verfahren zu deren herstellung. - Google Patents

Mos-vorrichtung und verfahren zu deren herstellung.

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Description

DipL-Ing.
Rolf Charter " 9 "
Patentanwalt
Rehlingenstraße 8 · Postfach 260
D-8900 AugsbuiB 31
Telefon 08 21/3 6015 +3 6016
Telex 53 3 275
Postscheckkonto: München Nr. 1547 89-801
8004/11/K/Gr Augsburg, 23. Januar 1980
Mitel Corporation
P.O.Box 13089
Kanata, Ontario,Kanada K2K 1X3
MOS-Vorrichtung und Verfahren zu deren Herste!lung
Die Erfindung betrifft ein Verfahren zum von CMOS-Feldeffekttransistoren wahlweise mit einer Ladungsübertragungsvorrichtung in einem einzigen Substrat. Unterschiedliche Widerstandswerte in den P-Mulden des Substrats werden durch eine Kombination von Masken erstellt; eine niedrige Dosierung einer Hochenergieionenimplantation von Störstellen dringt durch eine Maske aber nicht durch die andere und eine hohe Dosierung einer Niedrigenergie-Ionenimplantation von Störstellen wird von beiden Masken abgeblockt. Eine erhebliche Anzahl von Herstellungsschritten wird somit eingespart und die derart hergestellten Vorrichtungen sind sowohl Schwellwert- als auch Feldspannungskompatibel.
Ganz allgemein bezieht sich die Erfindung auf eine Vorrichtung und auf Verfahren zur Herstellung integrierter Schaltungen und insbesondere zu Vorrichtungen und Verfahren
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zur Herstellung von CMOS-Vorrichtungen mit einem Widerstand in ihren Feldbereichen der unterschiedlich von demjenigen in ihren Kanalbereichen ist, sowie von CMOS-Vorrichtungen, welche mit einer Ladungsübertragungsvorrichtung auf dem gleichen Substrat kombiniert sind, wobei die Widerstandswerte der aktiven Bereiche der CMOS- und der Ladungsübertragungsvorrichtungen optimiert und verschieden sind.
Ladungskupplungs-Vorrichtungen (CTD)werden als Schieberegister fotoempfindlicher Vorrichtungen und ähnliches verwendet. Die grundlegende Theorie der Arbeitsweise derartiger Vorrichtungen sind beschrieben in dem Aufsatz "Charged-Coupled Semiconductor Devices" von Boyle und Smith in Bell System Technical Journal, April 1970, Seite 587 sowie auf Seite 593 der gleichen Zeitschrift in einem Aufsatz "Experimental Varification of The Charged-Coupled Device Concept" von Am.elio und anderen.
Ein Verfahren zur Herstellung von selbstausgerichteten ladungsgekoppelten Elementen ist in der kanadischen Patentschrift 1 027 672 beschrieben. Die Erfindung von selbstausgerichteten MOS-und ladungsgekoppelten Strukturen gestattet die Herstellung kleinerer (und damit schnellerer) Vorrichtungen mit weniger Verfahrensschritten als zuvor.
Während CTD-Elemente bisher in eigenen integrierten Schaltungsplättchen hergestellt wurden, ist es erwünscht, Feldeffekttransistoren mit ihnen zu integrieren, so daß Eingangs/Ausgangs - Schaltung und andere Signalverarbeitungsschaltkreise auf dem gleichen Substrat kombiniert werden können. Ein Aufbau dieser Art ist in der kanadischen Patentschrift 976 661 beschrieben. In diesem Patent werden die grundlegenden Schwierigkeiten der in Konflikt
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miteinander stehenden Anforderungen eines kombinierten CTD-Elements und eines Feldeffekt-Transistors (FET) auf einem einzigen Substrat erkannt und überwunden. Das CTD-Element erfordert nämlich diffundierte Bereiche mit einem möglichst hohen Widerstandswert etwa größer als 10 Ohm cm oder höher, während der Widerstandswert (bzw. der spezifische Widerstand) der diffundierten FET-Bereiche insbesondere des Kanalbereichs erheblich niedriger als 10 Ohm cm sein muß.
Um die erforderlichen unterschiedlichen spezifischen Widerstände für die beiden Vorrichtungen zu erzielen, wird ein serieller Diffundierprozeß in der kanadischen Patentschrift 976 661 vorgeschlagen, gemäß dem das CTD-Element mit einer Maske versehen und darauffolgend in einer Reihe von Operationsschritten vollständig getrennt von den Maskierungs- und Dotierungsfolgen für das FET-Element dotiert. Dieses Verfahren erfordert ein Ätzen von bis zu 7 Schichten, was kostspielig und fehlerbehaftet ist.
Während in der kanadischen Patentschrift 976 661 die Herstellung einer einzigen FET-Vorrichtung zusammen mit einem CTD-Element beschrieben wird, ergeben sich Komplikationen bei der Herstellung von CMOS-Vorrichtungen, d.h. dann, wenn sowohl N- und P-Kanal-FET-Vorrichtungen mit CTD-Elementen auf dem gleichen Substrat angeordnet werden sollen. Einmal müssen sowohl die N- und P-Kanal-MOS-Vorrichtungen hergestellt werden, wobei die aktiven Bereiche des CTD-Elements und der N- und P-Kanal-MOS-Vorrichtungen unterschiedliche Widerstandswerte besitzen. Dennoch sollen die Betriebsspannungen aller Vorrichtungen die gleichen sein, nämlich bei typischerweise 10 Volt liegen. Um diese Anforderungen zu erreichen,ist es von Vorteil, die LadungsUbertragungselektrode des CTD -Elementes und der Gate-Elektroden der CMOS-Vorrichtungen gleichzeitig herzustellen, damit ihre Eigenschaften mög-
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liehst gleich sind. Eine derartige gleichzeitige Herstellung wird bei der kanadischen Patentschrift 976 661 nicht erreicht, da die Vorrichtungen nacheinander hergestellt werden.
Bei. der vorliegenden Erfindung werden die aktiven Bereiche, Gate-Elektroden und erste Ladungsübertragungselektroden des CTD-Elementes und der erforderlichen CMOS-Vorrichtungen gleichzeitig hergestellt, so daß ihre Betriebs-Schwellwertspannungen die gleichen sind. Die Bildung der N- und P-CMOS-Vorrichtungen wird erheblich durch die vorangehende Bildung von P- und N-Kanalsubstraten vereinfacht; das Verfahren gemäß der kanadischen Patentschrift 976 661 verwendet lediglich eine einzige Art von Substrat.
Aufgrund der geringen Ausgangsladung, welche sich an dem CTD-Element ergibt, sollten alle Verbindungspunkte auf dem Substrat einen niedrigen Leckstrom zum Substrat besitzen. Parasitäre Kapazitäten sollen zu einem Minimum reduziert sein, da sie die von dem CTD-Element sich ergebende kapazitiv abgetastete Ausgangsladung beeinträchtigen. Die vorliegende Erfindung verwendet abgedecktes Oxyd zur Isolierung der Vorrichtungen und bringt somit den erwünschten niedrigen Leckstrom und die niedrige parasitäre Kapazität. Gleichzeitig werden die aufeinander abgestimmten Eigenschaften erzielt, auf die zuvor hingewiesen wurde, da die Elemente, wie erwähnt, gleichzeitig hergestellt werden und damit die Gate-Elektroden - Oxyddicke für beide Arten von Vorrichtungen die gleiche ist. Da ein sich selbstausrichtender Herstellungs· prozeß verwendet wird, kann eine hohe Packungsdichte erziel werden.
Ferner wird eine beträchtliche Anzahl von Herstellungsschritten eliminiert, die sonst erforderlich wären, wenn
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eine nacheinander erfolgende Herstellung jedes Elements erfolgen würde. Dies ergibt reduzierte Herstellungskosten und eine größere Ausbeute an zufriedenstellend arbeitenden Vorrichtungen. Nur bis zu drei Schichten müssen geätzt werden im Gegensatz zu den sieben Schichten gemäß dem Verfahren nach der kanadischen Patentschrift 976 661 .
Das sich ergebende Produkt des offenbarten erfindungsgemäßen Verfahrens ergibt sich zum ersten Mal eine Kombination eines CTD-Elementes mit CMOS-FET-Vorrichtungen auf dem gleichen Substrat.
Allgemein gesprochen bezieht sich die Erfindung auf ein Verfahren zur Herstellung einer Halbleitervorrichtung, das gekennzeichnet ist durch Vorsehen eines Halbleitersubstrats einer ersten Störstellenpolarität mit einer Siliciumnitridmaske über seiner oberen Oberfläche zur Bildung von Feldeffekvorrichtungs-Kanalbereichen und Ladungsübertragungsvorrichtungs- Ladungsspeicherbereichen, und einer Fotoresistmaske, welche über vorbestimmten Bereichen der Siliciumnitridmaske und der Substratoberfläche zur Definition von Feldeffektvorrichtungs- und Ladungskopplungsvorrichtungs-Bereichen freiliegt, anlegen einer niedrigen Dosierung einer Hochenergie - Implantation mit entgegengesetzten Störstellen in Bereiche des Substrats, die nicht von der fotoresisten Maske bedeckt sind und anlegen einer hohen Dosierung, einer niedrigen Energie-Implantation von entgegengesetzter Störstellenart in Bereiche des Substrats, die nicht von beiden Masken bedeckt sind.
Da die mit unterschiedlichen Implantationsenergien und - Dosierungen aufgebrachten Störstellen unterschiedlich durch zwei verschiedene Arten von Masken maskiert sind, einschließlich der Überlagerung der einen über der anderen,
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ergeben sich die für das Substrat der verschiedene Elemente auf dem gleichen Plättchen erforderlichen unterschiedlichen Widerstandswerte (spezifischen Widerstände) ohne die aufeinanderfolgenden Maskierungs- und Dotierungsschritte, welche bei Nachvollziehung des Verfahrens sinngemäß der kanadischen Patentschrift 976 661 erforderlich wären. Die Implantation mit niedriger Dosierung ergibt diffundierte Bereiche mit hohem Widerstandswert und die Implantation mit hoher Dosierung ergibt diffundierte Bereiche mit niedrigem Widerstandswert.
Dies bedeutet, daß eine neuartige integrierte Schaltung hergestellt werden kann, die aus einem P-Kanal-MOS-Transistor, einem N-Kanal-MOS-Transistör und einer Ladungsübertragungsvorrichtung besteht, wobei sowohl die Transistoren als auch die Ladungsübertragungsvorrichtung auf einem einzigen Substrat integriert sind.
Noch allgemeiner ausgedrückt befaßt sich das erfindungsgemäße Verfahren mit der Herstellung von Vorrichtungen mit unterschiedlichen Substrats-Widerstands-Werten, welches gekennzeichnet ist durch Vorsehen eines Halblei tersubstrats ,Auf bri ngen einer Si 1iciumnitritmaske über ersten vorbestimmten Bereichen des Substrats , Aufbringen einer Fotoresistmaske über zweiten vorbestimmten Bereichen des Substrats von denen einige bestimmte der ersten vorbestimmten Bereiche überlappen oder bedecken, Anlegen einer niedrigen Dosierung von Störstellen mit hoher Energie an die Oberfläche des Substrats, um zu bewirken, daß die Verunreinigung bzw. die Störstellen in die Oberflächen des Substrats durch die Si 1iciumnitridmaske und durch die freiliegende Oberfläche jedoch nicht durch die Fotoresistmaske dringen, und Anlegen einer hohen Dosierung einer Verunreinigung bzw. von Störstellen mit niedriger Energie an die Oberfläche des Substrats, um zu bewirken, daß letztere Störstellen in die Oberfläche des Substrats nur durch die freiliegende Oberfläche
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des Substrats eindringen können, nicht jedoch durch die Siliciumnitrid- oder Fotoresistmaske.
Zum besseren Verständnis der Erfindung wird nun auf die nachstehende Beschreibung Bezug genommen, sowie auf folgende Zeichnungen. Es zeigen:
Fig. 1 bis 8 Querschnittsansichten eines Halbleitersubstrats und darauf befindlichen Oberflächenschichten in der Reihenfolge der Herstellung einer Kombination von CTD- und CMOS-Vorrichtungen, wobei die Abmessungen der Deutlichkeit halber übertrieben sind.
Das Verfahren zur Herstellung sich selbst ausrichtender MOS-Vorrichtungen ist dem Fachmann allgemein bekannt und soll deshalb nicht im einzelnen beschrieben werden. Außerdem ist der Aufbau von ladungsgekoppelten Vorrichtungen allgemein bekannt und beispielsweise in den kanadischen Patentschriften 969 287, 957 781 1 027 672 und 971 287 beschrieben.
Gemäß Fig. 1 wurde ein N" - Störstellen-dotiertes Siliciumsubstrat 1 mit hohem spezifischem Widerstand beispielsweise mit Phosphor dotiert. Andere Arten von Substraten beispielsweise Silicium auf Saphir können ebenfalls verwendet werden. Die Dicke des Substrats sollte vorzugsweise bei 500 um liegen und die Störstellenkonzentration sollte etwa 10*5 Störstellen pro ecm enthalten.
Das dotierte Substrat sollte dann oxidiert werden,damit sich eine Schicht 2 aus Si 1iciumdioxyd etwa mit einer typischen Stärke von 500 Angström ergibt auf der eine Schicht aus Siliciumnitrid 3 abgelagert wird, welche Schichten unter Verwendung bekannter Techniken so defi-
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niert werden sollten, daß sie über den FET-und CTD-Vorrichtungen liegen, wie dies gezeigt wird.
Während sowohl N- als auch P-Kanal-FET-Vorrichtungen gemäß der Erfindung auf dem gleichen.Substrat hergestellt werden, kann nun auch ein N-Kanal-CTD-Element kombiniert mit den angegebenen FET-Vorrichtungen auf dem gleichen Substrat hergestellt werden oder es kann auch allein gemäß den betreffenden Verfahren hergestellt werden. Während N-Kanal-CTD-Vorrichtungen der Vorzug gegeben wird, ist es auch möglich, CTD-Vorrichtungen mit entgegengesetztem Kanaltyp herzustellen. Das hierin zu beschreibende Doppel implantationsverfahren kann dazu verwendet werden, Kanten-Leck-Ströme in den Strukturen zu minimieren, beispielsweise durch Verwendung von Silicium auf Saphir, wo ein derartiges Lecken kein Problem ist.
Es hat sich gezeigt, daß die in bestimmten der nachfolgenden Schritte zu implantierenden Störstellen manchmal innerhalb des Substrats eine seitliche Diffusion erfahren, welche die Eigenschaften der von der Siliciumnitrid-Gate-Elektroden-Bereichsschicht maskierten Fläche der FET-Vorrichtung beeinflussen kann. Zur Reduzierung dieses Effekts wird vorzugsweise als nächstes ein Ätzschritt ausgeführt, bei dem die Si 1iciumnitridschicht und das Si 1iciumdioxyd als Maske verwendet werden. Als Ätzmittel kann Salpetersäure + Fluorwasserstoffsäure für 0,5 Minuten angewandt werden. Das Ergebnis besteht darin, daß die freiliegende Oberfläche des Siliciums sowie ein Teil derselben unterhalb der Si 1iciumnitrid- und der Si 1iciumdioxydschichten an den Kanten des Gateelektrodenbereichs 4 der N-Kanal-FET-Vorrichtung weggeätzt wird, so daß sich ein Oberflächenprofil gemäß Fig.2 ergibt.
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Da das Ätzmittel teilweise unterhalb des Si 1iciumdioxyds ätzt, ergibt sich eine abgeschrägte Kante, welche durch das Siliciumnitrid gegen die Störstellenionenimplantation mit hoher Störstellendosierung maskiert ist, dem ein Substratdotierungsschritt mit- niedriger Implantationsenergie folgt. Die stark implantierten Störstellen müssen deshalb die schräge Kante aufwärts diffundieren, welche Kante rasch oxydiert, so daß die Störstellenkonzentration in diesem Bereich begrenzt wird. Hierdurch werden Effekte bei den Vorrichtungen zu einem Minimum, welche sich aus der hohen Dosierung der Ionenimplantation ergeben. Das Silicium wird auch in dem Bereich geätzt, welcher die P - Kanal vorrichtung werden soll; dies hat jedoch weder Nachteile noch Vorteile.
Die Fotoresistschicht 5 etwa HR 200 der Firma Hunt Chemicals wird als eine Maske über dem Substrat und seinen oberen Schichten abgelagert, wodurch aktive Bereiche der N-Kanal-FET-und der CTD-Vorrichtungen definiert werden, wo die Diffusionsmulden zu formen sind, wie dies Fig. 3 zeigt. Die Dicke der Fotoresistschicht sollte zumindest 6000 Angström betragen. Die aktiven Bereiche der CTD-Vorrichtung und des Kanal-FET, welche- zu dotieren sind, sind durch die Bezugszeichen 6 bzw. 7 angegeben. Das SiIiciumsubstrat , in dem die P-Kanal-CMOS-Vorrichtung herzustellen ist, wird durch die Fotoresistschicht 5 bedeckt.
Die Bildung der P"-Mulden ist in Fig. 3 gezeigt. Die Fotoresistschicht 5 sollte die Grenzen zwischen den SiIiciumdioxyd- und Si 1iciumnitridiso!ationsschichten 2 und überlappen, damit die Implantation der P-Störstellen direkt in das Silicium erfolgen kann.
Eine Hochenergie- Ionenimplantation von P-Störstellen, etwa Bor, mit niedriger Dosierung wird auf die obere Fläche
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' des Halbleitersubstrats angelegt. Die Borionen wandern
durch die Si 1iciumnitrid-und Si 1iciumdioxydschichten, soweit sie nicht von der Fotoresistschicht bedeckt sind, werden jedoch von dieser blockiert. Somit ergeben sich P" Mulden (Wells), welche die aktiven Bereiche der N-Kanal-CMOS-FET- und der CTD-Vorrichtung definieren. Infolge der niedrigen Dosierung besitzen die P~-Mulden
j in dem N~-Substrat einen hohen spezifischen Widerstand.
Eine typische Dosierung der Ionenimplantation sollte
etwa 5 χ 1012/cm2 betragen und die Implantationsenergie sollte bei 100 keV liegen.
Das Ergebnis ist, daß die Schwel 1 spannung der sich ergebenden N-Kanal-und CTD-Vorrichtungen niedrig und für jede Vorrichtung gleich ist.
Eine hohe Bor-Störstellenkonzentration in den Feldbereichen des N-Kanal FET ist erwünscht, damit sich eine hohe Feldschwellwertspannung ergibt; d.h. daß ein zweiter Ionenimplantationsschritt unter Verwendung der gleichen Masken wie bei dem vorangegangenen ImpTantationsschritt vorgenommen wird. Bei der zweiten Ionenimplantation mit Bor-Störstellen wird eine hohe Dosierung und eine niedrige Energie angewandt. Vorzugsweise ist die Dosierung der Ionenimplantation größer als 10l3 und die Implantationsenergie geringer als 40keV.
In diesem Falle schützt die Si 1iciumnitridschicht über dem von der Fotoresistmaske freigelassenen aktiven CTD-Bereich 6 als auch der Gate-Elektrode 7 des N-Kanal CMOS FET das Substrat vor der Borimplantation. Alle durch die Fotoresistschicht 5 maskierten Bereiche werden ebenfalls vor der Verunreinigung bzw. den Störstellen geschützt. Hieraus ergeben sich höher dotierte Feldbereiche mit niedrigerem spezifischem Widerstand (wobei eine höhere Dichte durch Pluszeichen in der P-Mulde (Well oder Quelle) 10 ist. Bereiche mit höherem spezifischem Widerstand
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bilden die Kanalbereiche der Endkanalfeldeffektvorrichtungen und der N" - Kanal CTD-Vorrichtungen, welche einen höheren spezifischen Widerstand erfordern, um eine niedrige Schwellwertspannung zu erzielen.
Bei- den vorgenannten Schritten wird das P" - dotierte Substrat für die CTD-Vorrichtungen und auch für die FET-Vorrichtungen unter Bildung der gleichen Masken hergestellt, wobei jedoch ein hoher spezifischer Widerstand erzielt wird, wo dieser erforderlich ist, und ebenso ein niedriger spezifischer Widerstand an den erforderlichen Stellen. Eine beachtliche Anzahl von Verfahrensschritten, welche bisher bei der Verwendung aufeinanderfolgender Substratdotierungsschritte erforderlich waren, können somit weggelassen werden; die hergestellten Vorrichtungen werden elektrisch kompatibel und zwar dadurch, daß sie auf dem gleichen Substrat vorhanden sind, und gleichzeitig der Anfangsdotierung unterzogen wurden.
Die Fotoresistschicht wird nun entfernt und die Siliciumdioxyd-und die Si 1iciumnitridschicht 2 bzw. 3 werden als Maske verwendet. Das freiliegende Silicium wird bis zu einer Dicke von 1,5 μπι oxydiert, was die Si 1 iciumdioxydschicht 10 in Fig. 4 ergibt. Eine dünne Si 1 iciumdioxydschicht 11 wird über die Si 1iciumnitridschicht 3 aufgewachsen. Die Schichten 2 , 3 und 11 werden dann weggeätzt, so daß die Schicht 10 mit einer Dicke von etwa 1,3 um auf dem Plättchen zurückbleibt.
Eine Si 1iciumdioxydschicht wird nun auf die freiliegenden Si 1iciumbereiche gemäß Fig. 5 aufgewachsen . Eine Fotoresistschicht 13 wird dann aufgebracht und dient dazu, den Gate-Elektrodenbereich für die P"-Kanalvorrichtungen freizulassen. Bor-Störstellen werden dann implantiert, wie dies durch die senkrechten Pfeile angedeutet wird und zwar mit einer typischen Dosierung von 2x10 /cm
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und einer Energie von 40 kV, wodurch die P~-Kanal-FET-Schwellwertspannung erniedrigt wird. Sollte es erwünscht sein, die Endkanal- FET- Schwellwertspannung zu erhöhen, dann kann gleichzeitig eine Borimplantation für die Vorrichtungen durch Definition von Öffnungen in der foto res-isten Maske über dem Gate-Elektrodenbereich 7 vorgesehen werden, wie dies Fig. 5 zeigt. Der spezifische Oberflächenwiderstand der N-Kanal -FET- -Vorrichtung würde dann äquivalent zu einem typischen Wert von zwei Ohm/cm für den Si 1iciumblock sein.
Es wird dann eine erste Schicht aus Polysilicium abgelagert, und wie in Fig. 6 definiert, um Gate-Elektroden 14 in einer ersten Ebene für die CTD-Vorrichtung eine Gate-Elektrode 16 für die N-Kanaleffekte-Vorrichtungen und Gate-Elektroden 17 für die P-Kanal- FET -Vorrichtungen zu bilden.
Eine Oxydschicht 18 wird dann über der ersten Polysiliciumschicht in dem CTD-Gate-Elektrodenbereich aufgewachsen und zwar mit einer typischen Dicke von annähernd 600 Angström. Eine zweite Schicht Polysilicium wird dann über der Oxydschicht aufgewachsen und durch Ätzen wird eine zweite Elektrode 19 für die CTD-Vorrichtung gebildet, welche von den Gate-Elektroden der ersten Ebene durch die Oxydschicht 18 isoliert ist. Die zweite PoIysi1iciumschicht kann auch eine Gate-Elektrode für die P- und N-Kanal-FET-Vorrichtung bilden, falls dies erwünscht ist. Diese letztere Ausbildung ist in Fig. 6 nicht gezeigt und kann wahlweise angewendet werden.
Ein Kondensator kann durch Verwendung der Schichten 14 und 19 als Elektroden gebildet werden, wenn die Schicht 14 derart dotiert wird, daß sie leitend gemacht wird, bevor die Si 1ieiumdioxydschicht aufgewachsen wird. Beim Aufbringen der Si 1ieiumdioxyd-Isolierschicht 18 wird eine ähnliche Schicht 18 als ein Dielektrikum auf die
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Oberfläche der unteren Kondensatorelektrode 14 aufgebracht. Wenn die zweite Übertragungselektrode 19 für die Ladungsübertragungsvorrichtung gebildet wird, wie dies in Fig. 6 veranschaulicht ist, dann wird auch die obere Elektrode 19 des Kondensators gebildet.
Die Siliciumdioxydschicht 12 wird nun in den Quellen- und Draine-Bereichen 20 der N-Kanal-FET- und CTD-Vorrichtungen durch eine Fotoresistmaske geätzt, wie dies in Fig. 7 veranschaulicht ist; hierdurch wird die Fläche des Substrats 20 freigelegt, wo N+-Dotierungsstörstellen einzuführen sind, wodurch das Substrat N dotiert wird. Eine Verunreinigung bzw. Störstelle etwva Phosphor wird in die freiliegenden Flächen eindiffundiert oder implantiert, damit sich N+ dotierte Bereiche 21 ergeben.
Gleichzeitig werden alle Polysi1iciumbereiche , welche freiliegen, in ähnlicher Weise N+-dotiert, damit diese leitend werden; diese Bereiche' sind die Gate-Elektroden der N- und P-Kanalfeldeffekttransistoren 16 und 17, und die zweiten Übertragungselektroden der CTD-Vorrichtung.
Die an der Oberfläche des Substrats P+ zu,dotierenden Bereiche, wo die P-Kanal-Vorrichtungen zu bilden sind, werden durch Ätzen der Si 1iciumdioxydschicht 12 freigelegt. Die Diffusion oder Implantation von Bor-Störstellen in die Oberfläche des N~- dotierten Si 1iciumsubstrats bewirkt die Bild
gleiche Fig. 8).
bewirkt die Bildung der P dotierten Bereiche 23 (ver-
Es ist zu beachten, daß die N dotierten Polysilicium-Bereiche und die N diffundierten Bereiche der Bor-Diffusions- oder der Ionenimplantationsquelle ausgesetzt bleiben können, während das Bor somit teilweise die N -dotierten Bereiche kompensiert, und zwar infolge der relativen Konzentrationen des Dotierungsstoffes und des
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Wachsens des Oxyds 22 auf der Oberfläche des Substrats während der N -Diffusion, werden die N - dotierten Bereiche nur teilweise kompensiert und somit praktisch auf N+ gelassen.
Alternativ dazu kann die N- und die T-Diffusion hintereinander durchgeführt werden, ohne Verwendung des zuvor genannten teilweise Kompensationsschrittes.
Dann wird die Oberfläche durch die Fotoresistmaske geätzt , um die Bereiche freizulegen, auf denen nichtgezeigte leitende Kontakte angebracht werden sollen. Hierbei handeltes sich um die Quellen-Draine- und Gate-Elektrodenbereiche der N-Kanal und der P-Kanal-MOS-Vorrichtungen, die obere und untere Elektrode des Kondensators, die Quelle und Draine der CTD-Vorrichtung sowie um deren erste und zweite Schichtübertragungselektroden. Die Ablagerung einer Aluminiumschicht definiert die leitenden Pfade und stellt den Kontakt zu den Kontaktbereichen her, wodurch der Aufbau vervollständigt wird. Anstelle von Aluminium kann auch ein anderes kompatibles leitendes Material verwendet werden.
Das Ergebnis der vorgenannten Schritte und insbesondere der Schritte durch die die P+-Bereiche sowohl der Ladungsübertragungsvorrichtung als auch der N-Kanalvorrichtung in dem Substrat gleichzeitig gebildet werden, wobei jedoch unterschiedliche Substratbereiche unterschiedliche spezifische Widerstände besitzen, besteht darin, daß zum erstenmal eine Kombination aus einer CMOS-und einer Ladungsübertragungsanordnungsschaltung in dem gleichen Substrat hergestellt werden kann, wobei die CMOS-Vorrichtungen sowohl N- als auch P-Kanalfeldeffekttransistören sind.
Ein Fachmann, der diese Erfindung verstanden hat, ist nun
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in der Lage, andere Arten von Vorrichtungen mit unterschiedlichen Feldschwellwerten und unterschiedlichen Substratwiderstandswerten mit hoher Effizienz herzustellen, wobei er einen Maskierungsschritt verwendet, um die Dotierung mit unterschiedlichen Dosierungen und Intensitäten der Ionenimplantation zu erleichtern.
Bei den zuvor beschriebenen neuen Prinzipien kann die besondere Schrittfolge oder die Maskierungsanordnungen variiert werden, so daß sich andere brauchbare Vorrichtungen ergeben. Wird beispielsweise unter der ersten oder der zweiten Schicht aus Polysilicium eine diffundierte Schicht vorgesehen, so kann ein Ladungsspeicherkondensator mit Polysilicium zu N+-dotiertem Silicium gebildet werden, um eine Ladungsübertragungsvorrichtung nach Art einer "bucket brigade" - Ladungsübertragungsvorrichtung herzustellen. Letztere besteht aus einer Reihe von Kondensatoren, in denen Abtastwerte eines Signals in Form von Ladungen'gespeichert wurden. Zwischen den Kondensatoren sind Schalter angeordnet, die bei Auftreten eines Taktimpulses die Ladungen von einem Kondensator zum nächsten übertragen. Eine derartige Vorrichtung ergibt sich durch Ablagern, einer Diffusionsschicht unter der ersten oder zweiten Polysilicium schicht, wodurch sich ein Polysilicium - zu N - Silicium Ladungsspeicherkondensator ergibt.
Alle diese Variationen und Ausführungsbeispiele kann der Fachmann nach Verstehen dieser Erfindung erkennen. Sie sollen alle innerhalb des Erfindungsgedankens liegen, welche durch die beigefügten Patentansprüche definiert wird.
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Claims (23)

Dipl.-Ing. Rolf Chanter Patentanwalt Rehlingenstraße 8 · Postfach 260 D-8900 Augsburg 31 Telefon 08 21/3 6015+3 6016 Telex 53 3 275 Postscheckkonto: München Nr. 1547 89-801 8004/11/K/Gr Augsburg, 23. Januar 1980 Anm.: Mitel Corporation Patentansprüche
1. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch
a) Herstellen eines Halbleiterlubstrats mit einer ersten Störstellenpolarität, welches an seiner oberen Fläche eine Si 1 iciumnitridniaske besitzt, die FeIdeffektvorrichtungs-Kanalbereiche und Ladungslibertragungsvorrichtungs-Speicherbereiche definiert, sowie eine Fotoresistmaske, welche über bestimmten Teilen der Si 1iciumnitridmaske und der Substratfläche offen ist, wodurch Feldeffektvorrichtungs-und Ladungsübertragungsvorrichtungs-Bereiche gleicher Polarität definiert werden, welche zu der erstgenannten Polarität entgegengesetzt ist,
b) Anlegen einer Hochenergie-Implantation mit entgegengesetzter Störstellenpolarität in geringer Dosierung an Bereiche des nicht durch die Fotoresistmaske bedeckten Substrats und
c) Anlegen einer Niedrigenergie-Implantation mit entgegengesetzter Störstellenpolarität an Bereiche des Substrats, die nicht durch beide Masken bedeckt sind.
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ORIGINAL INSPECTED
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2. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch
a) Herstellen eines Halbleitersubstrats mit einer ersten Störstellenpolarität, welches eine Silicium-•nitritmaske über ihrer oberen Fläche besitzt, welche Feldeffektvorrichtungs-Kanalbereiche und Ladungsübertragungsvorrichtungs- Speicherbereiche definiert, sowie eine Fotoresistmaske, welche über bestimmten Teilen der Si 1iciumnitritmaske und der Substratoberfläche offen ist, wodurch N-Kanal-Feldeffektvorrichtungs- und Ladungslibertragungsvorrichtungs-Bereiche gleicher Polarität definiert werden, welche zu der ersten Polarität entgegengesetzt ist,
b) Anlegen einer Hochenergie-Implantation einer entgegengesetzten Störstellenpolarität mit niedriger Dosierung an Bereiche des Substrats, die nicht mit der Fotoresistmaske bedeckt sind und
c) Anlegen einer Niedrigenergie -Implantation von entgegengesetzter Störstellenpolarität mit hoher Dosierung an Bereiche des Substrats·, die nicht mit beiden Masken bedeckt sind.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Halbleitersubstrat N" dotiert ist und daß die Störstellen, welche in Schritt (b) implantiert werden P-dotierte Bereiche in dem Substrat bilden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die nicht von der Siliciumnitrid maske bedeckte Oberfläche des Halbleitersubstrats sowie Bereiche unterhalb der benachbarten Ränder der
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Siliciumnitritmaske einem Ätzvorganrj unterzogen werden.
5. Verfahren nach Anspruch 3, dadurch g e k e η η -
ζ e i c h η e t , daß zur P-Störstel lenimplantation •eine Ionen-Implantation von Bor verwendet wird.
6. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Fotoresistmaske über vorbestimmten Teilen der Siliciumnitritmaske und der Substratoberfläche auch zur Definition von parasitären N-Kanal-FeldeffektVorrichtungs-Bereichen offen ist, wo die Feldeffekttransislorwirkung zu unterdrücken ist.
7. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzei c h η e t durch
a) Vorsehen eines Halbleitersubstrat1.
b) Aufbringen einer Si 1 iciumnitritnu-.ke über erste vorbestimmte Bereiche des Substrats
c) Anbringen einer Fotoresistmaske über zweite vorbestimmte Bereiche des Substrats von denen einige bestimmte erste vorbestimmte Bereiche überlappen oder bedecken können.
d) Anlegen einer niedrigen Dosierung einer Verunreinigung mit hoher Energie an die Oberfläche des Substrats, so daß die Verunreinigungen oder Störstellen in die Oberfläche des Sub-.trats durch die Siliciumnitritmaske und durch die offene Fläche, jedoch nicht durch die Fotoresislmaske eindringen können und
e) Anlegen einer hohen Dosierung einer Verunreinigung mit niedriger Energie an die Oberfläche des Substrats, so daß die letztere Verunreinigung in die
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BAD ORIGINAL
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Verunreinigung in die Oberfläche des Substrats nur durch die offene oder ausgesetzte Oberfläche des Substrats jedoch nicht durch die Si 1iciumnitrit-oder Fotoresistmaske eindringen kann.
8. .Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch
a) Vorsehen eines N" dotierten Halbleitersubstrats, bei dem eine SiIiciumdioxydschicht durch eine SiIiciumnitritmaske an seiner oberen Fläche zur Definition von N-und P-Kanal-FET-Kanalbereichen und N-Kanal-Ladungsübertragungsvorrichtungs-Speicherbereichen bedeckt ist und wobei eine Fotoresistmaske über vorbestimmten Teilen der Si 1iciumnitritmaske und der Substratoberflache vorgesehen ist, welche Öffnungen zu der Definition von N-Kanal-Feldeffekt-und Ladungskuppiungsvorrichtungs-Bereichen besitzt,
b) Anlegen einer Hochenergie-Implantation einer P-Verunreinigung mit niedriger Dosierung am Bereich des Substrats, die nicht von der Fotoresistmaske bedeckt sind,
c) Anlegen einer Niedrigenergie-Implantation der P+- Verunreinigung am Bereich des Substrats, die nicht von beiden Masken bedeckt sind,
d) Entfernen der Si 1iciumnitritmaske
e) Aufwachsen einer Gate-Elektroden-Oxydschicht,
f) Ablagern einer Polysi1 iciumschicht über der Gate-Ei ekt rode η-Oxyd schicht,
g) fitzen der Polysi1iciumschicht um in einer ersten Ebene Elektroden der Ladungsübertragungsvorrichtung und eine Gate-Elektrode für ein N-Kanal-Feldeffektvorrichtung zu bilden,
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h) Aufwachsen einer zweiten Übertragungselektroden-Isolierschicht aus Si 1iciumdioxyd über der PoIysiliciumschicht und derjenigen Oberfläche, welche zwischen den ersten Übertragungselektroden offen liegt,
i) Ablagern einer zweiten Polysi1iciumschicht über der zweiten übertragungselektroden-Isolierschicht aus Siliciumdioxyd zur Definition zweiter Übertragungselektroden der Ladungsübertragungsvorrichtung
j) Ätzen des Si 1iciumdioxyds um Oberflächenbereiche des Substrats zur Störstellendiffusion und Bildung von N-diffundierten Bereichen für die N -Kanalfeldeffektvorrichtung und die Ladungsübertragungsvorrichtung freizulegen,
k) Diffundieren von N-Störstellen in die freiliegenden Oberflächenbereiche des Substrats zur Bildung von N-diffundierten Bereichen in den N-Kanal-Feldeffekt-und Ladungsübertragungsvorrichtungen und in der genannten Polysi1icium-Gateelektroden-und der zweiten Polysiliciumschicht
1) Ätzen des Si 1iciumdioxyds zum Bilden von Oberflächenbereichen des Substrats zur Störstellendiffusion und Bildung von P+-diffundierten Bereichen für die P - Kanalfeldeffektvorrichtung
m) Diffundieren von P-Störstellen in die freiliegenden Oberflächenbereiche des Substrats, um P+- diffundierte Bereiche der P-Kanal-FeIdeffektvorrichtung zu bilden
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η) fitzen der Oberfläche zur Bildung von Kontaktflächen zu den vorbestimmten Teilen der N-und P-Kanal-Feldeffektvorrichtungen und- Ladungsübertragungsvorrichtungen
■o) Aufbringen einer leitenden Schicht auf die freiliegende Oberfläche und
p) Ätzen der leitenden Schicht zur Bildung von Schaltungs-Verbindungsleitern und Kontakten für die Halbleitervorrichtung.
9. Verfahren nach Anspruch 8, gekennzeichne t , durch Ätzen der nicht von der Si 1iciumnitridmaske abgedeckten Oberfläche des Halbleitersubstrats vor den ersten Dotierungsschritt mit N -Störstellen einschließlich Ätzen von Bereichen unter den anstoßenden Rändern der Si 1iciumnitridmaske.
10. Verfahren nach Anspruch 8, dadurch g e k e η η zeichnet, daß der P - Störstel lendiffusionsschritt durch Ionen-Implantation von Bor durchgeführt wird, dessen Konzentration derart·eingestelIt wird, daß die N -dotierten Bereiche,in welche es eindiffui diert nur teilweise kompensiert werden.
11. Integrierte Schaltung, gekennzeichnet durch
a) ein Substrat
b) einen P-Kanal-MOS-Transistor, der in dem Substrat integriert ist und eine leitende Gate-Elektrode aus Polysi1icium aufweist, welche von dem Substrat durch eine Schicht aus Si 1iciumdioxyd isoliert ist, sowie Quellen- und Draine-Bereiche,
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c) einen N-Kanal-MOS-Transistor, der in dem Substrat integriert ist und eine leitende Gate-Elektrode aus Polysi1icium besitzt, welche von dem Substrat durch eine Si 1iciumdioxydschicht isoliert ist, sowie Quellen- und Draine-Bereiche,
d) eine Ladungsübertragungsvorrichtung mit Quellen und Draine-Bereichen, welche in dem Substrat integriert sind, mit einer Vielzahl von ersten leitenden Ladungsübertragungs-Elektroden aus Polysi1icium, welche voneinander isoliert, über das Substrat verteilt, jedoch von diesen durch eine Si 1iciumdioxydschicht isoliert sind, und mit einer Vielzahl von zweiten Polysi1iciumbereichen welche voneinander isoliert, über das Substrat zwischen den ersten Polysi1iciumelektroden angeordnet, jedoch von dem Substrat und von den ersten Polysi1iciumbereichen durch eine Si 1iciumdioxydschicht isoliert sind und
e) Mitteln zum Kontaktieren der Quelle- und Draine-Bereiche der Transistoren, und der Ladungsübertragungsvorrichtung, der Gate - Elektroden der Transistoren und der Übertragungselektroden der Ladungsübertragungsvorrichtung.
1%. Halbleitervorrichtung, gekennzeichnet durch einen P-Kanal-Feldeffekttransistor, einem N-Kanal-Feldeffekttransistor und eine ladungsgekoppelte Vorrichtung in einem P"-dotierten Siliciumsubstrat, wobei eine niedrige Störstellenkonzentration in dem Substrat die ladungsgekoppelte Vorrichtung, eine höhere Störstellenkonzentration in Kanalbereichen des N-Kanal-Feldeffektortransistors und eine hohe Dotierungskonzentration in den Feldbereichen des N-Kanal-Feldeffekttransistors vorhanden sind.
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l3. Verfahren zur Herstellung einer Halbleitervorrichtung, gekennzeichnet durch
a) Maskieren erster Bereiche der Oberfläche eines Halbleitersubstrats mit einer "Störstellenmaske, welche undurchlässig ist für die Energie einer ersten vorbestimmten Störstellenimplantation
b) Maskieren anderer Bereiche der genannten Oberfläche mit einer Störstellenmaske, welche undurchlässig ist für eine zweite vorbestimmte Implantationsenergie, welche niedriger ist als die erste Implantationsenergie,
c) Aufbringen der genannten Störstellen auf die maskierte Substratoberfläche mit Implantationsenergie, welche
a) niedriger als die genannte zweite Implantationsenergie ist und mit einer ersten Störstellendosierung angewandt wird,
b) höher als die genannte zweite Implantationsenergie, jedoch niedriger als die genannte erste Implantatiosnenergie ist und mit einer zweiten Störstellendosierung angewandt wird,
wobei praktisch keine Störstellen die genannten ersten Bereiche der Oberfläche durchdringenden Störstellen der genannten zweiten Dosierung die genannten anderen Bereiche der Oberfläche und nichtmaskierte Bereiche durchdringen und Störstellen der genannten ersten Dosierung nur die nichtmaskierten Bereiche durchdringen.
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