JPS5925369B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS5925369B2 JPS5925369B2 JP55041132A JP4113280A JPS5925369B2 JP S5925369 B2 JPS5925369 B2 JP S5925369B2 JP 55041132 A JP55041132 A JP 55041132A JP 4113280 A JP4113280 A JP 4113280A JP S5925369 B2 JPS5925369 B2 JP S5925369B2
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
- H—ELECTRICITY
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Description
【発明の詳細な説明】
この発明は、集積回路の製造方法に係り、特に、そのチ
ヤンネル領域に卦けるとは異なる固有抵抗をそのフイー
ルド領域に卦いて有しているＣＭＯＳデバイス、卦よび
該ＣＭＯＳデバイス」吉合された電荷転送デバイスとを
同一の基板上に卦いて形成し、力・つ、ＣＭＯＳの活性
領域と電荷転送デバイスとの固有抵抗がともに最適なも
のにされ、かつ互（・に異なつている集積回路の製造方
法に関する。
ヤンネル領域に卦けるとは異なる固有抵抗をそのフイー
ルド領域に卦いて有しているＣＭＯＳデバイス、卦よび
該ＣＭＯＳデバイス」吉合された電荷転送デバイスとを
同一の基板上に卦いて形成し、力・つ、ＣＭＯＳの活性
領域と電荷転送デバイスとの固有抵抗がともに最適なも
のにされ、かつ互（・に異なつている集積回路の製造方
法に関する。
電荷転送デバイス（ＣＴＤ）の構成体は、シフトレジス
タ、受光素子などどして用いられている。これらのタイ
ブのデバイスについての基礎的な理論卦よびその操作に
ついては、ベル・システム・テクニカル・ジヤーナル，
１９７０年４月号、第５８７頁の「チヤージドーカブル
ド・セミコンダクタ・デバイス」と題する、ポール卦よ
びスミスによる論文、訃よび、同刊行物第５９３頁の「
エクスベリメンタル・バリフイケイシヨン・オブ・ザ・
チヤージドーカプルド・デバイス・コンセブト」と題す
る、アメリオほ力・による論文に記述されている。自已
整合型の電荷結合素子の製造方法は、１９７８年３月７
日、ミカエル・ピ一・アン゛ソニイほ力・に対して付与
されたカナダ特許１０２７６７２号に記述されている。
タ、受光素子などどして用いられている。これらのタイ
ブのデバイスについての基礎的な理論卦よびその操作に
ついては、ベル・システム・テクニカル・ジヤーナル，
１９７０年４月号、第５８７頁の「チヤージドーカブル
ド・セミコンダクタ・デバイス」と題する、ポール卦よ
びスミスによる論文、訃よび、同刊行物第５９３頁の「
エクスベリメンタル・バリフイケイシヨン・オブ・ザ・
チヤージドーカプルド・デバイス・コンセブト」と題す
る、アメリオほ力・による論文に記述されている。自已
整合型の電荷結合素子の製造方法は、１９７８年３月７
日、ミカエル・ピ一・アン゛ソニイほ力・に対して付与
されたカナダ特許１０２７６７２号に記述されている。
この自己整合型ＭＯＳ卦よび電荷結合デバイスを集積化
する発明によつて、従来より少ない処理工程で、より小
さい（したがつて、より速い）デバイスが製造できるよ
うになつた。ＣＴＤ素子は個々の集積回路チツブとして
製造されてきたが、電界効果トランジスタをそれらと共
に集積化し、入出力回路およびその他の信号処理回路が
同一の基板上で組合わされうることが望ましい。この種
の構成体にっいては、１９７５年１０月２１日、ビ一・
オーグスタほかに対して付与されたカナダ特許第９７６
６６１号に記述されている。この特許においては、単一
の基板上にＣＴＤ素子と電界効果トランジスタ（ＦＥＴ
）とを組合わせることについての相容れない要請があつ
）て、基本的に困難性があることを指摘し、かつこれを
克服している。
する発明によつて、従来より少ない処理工程で、より小
さい（したがつて、より速い）デバイスが製造できるよ
うになつた。ＣＴＤ素子は個々の集積回路チツブとして
製造されてきたが、電界効果トランジスタをそれらと共
に集積化し、入出力回路およびその他の信号処理回路が
同一の基板上で組合わされうることが望ましい。この種
の構成体にっいては、１９７５年１０月２１日、ビ一・
オーグスタほかに対して付与されたカナダ特許第９７６
６６１号に記述されている。この特許においては、単一
の基板上にＣＴＤ素子と電界効果トランジスタ（ＦＥＴ
）とを組合わせることについての相容れない要請があつ
）て、基本的に困難性があることを指摘し、かつこれを
克服している。
即ち、ＣＴＤ素子にあつては、できるだけ高い固有抵抗
（例えば１０Ω−ｍよりも大）を有する拡散領域忙必要
とし、一方、ＦＥＴの拡散領域、特にチヤンネル領域の
固有抵抗は１０Ω一閏よりも相当に低くなければならな
いといつたことである。この２個のデバイスに必要とさ
れる相異なる固有抵抗を実現するために、カナダ特許第
９７６６６１号に卦いては一連の拡散工程が用いられて
卦り、ＣＴＤ素子は一連のマスキング卦よびこれに続く
拡散により処理されるが、この処理はＦＥＴ素子のマス
キング卦よび拡散の一連の処理とは完全に別の工程で行
われている。
（例えば１０Ω−ｍよりも大）を有する拡散領域忙必要
とし、一方、ＦＥＴの拡散領域、特にチヤンネル領域の
固有抵抗は１０Ω一閏よりも相当に低くなければならな
いといつたことである。この２個のデバイスに必要とさ
れる相異なる固有抵抗を実現するために、カナダ特許第
９７６６６１号に卦いては一連の拡散工程が用いられて
卦り、ＣＴＤ素子は一連のマスキング卦よびこれに続く
拡散により処理されるが、この処理はＦＥＴ素子のマス
キング卦よび拡散の一連の処理とは完全に別の工程で行
われている。
実際、この処理に卦いては７層にのぼるエッチングが必
要とされ、これはコストが高く、またエラーを生じやす
い。前記カナダ特許第９７６６６１号においてはＦＥＴ
デバイスをＣＴＤ素子と集積化した単一タイプのものの
製造について記述されているが、ＣＭＯＳデバイスの製
造の場合には、ＣＴＤ素子と一緒にされた、Ｎチヤンネ
ル卦よびＰチヤンネルの双方のＦＥＴデバイスを同一の
基板上に集積化することによる複雑性が生じてくる。先
ず、Ｎチヤンネル卦よびＰチヤンネルの双方のＭＯＳデ
バイスを製造するには、相異なる固有抵抗を有する、Ｃ
ＴＤ素子の活性領域と、Ｎ卦よびＰチヤンネルのＭＯＳ
デバイスの活性領域という固有抵抗の異なる領域を同一
基板上に形成しなければならない。さらに、すべてのデ
バイスの操作電圧は同一であつて、典型的には１０ボル
トであるべきものとされる。これらの要請を達成せしめ
るため、ＣＴＤ素子の電荷転送電極とＣＭＯＳデバイス
のゲートとは、それらの特性をできるだけ近似させるよ
うに、同時に製造することが望ましい。前記カナダ特許
第９７６６６１号に｝いては、これらのデバイスが別工
程で作成されることから、同時的には製造されていない
。この発明に卦いては、ＣＴＤ素子｝よび所要のＣＭＯ
Ｓデバイスの活性領域、ゲート卦よび第１の電荷転送電
極は同時に製造され、したがつてそれらの操作上のスレ
ツシュホールド電圧は同一である。
要とされ、これはコストが高く、またエラーを生じやす
い。前記カナダ特許第９７６６６１号においてはＦＥＴ
デバイスをＣＴＤ素子と集積化した単一タイプのものの
製造について記述されているが、ＣＭＯＳデバイスの製
造の場合には、ＣＴＤ素子と一緒にされた、Ｎチヤンネ
ル卦よびＰチヤンネルの双方のＦＥＴデバイスを同一の
基板上に集積化することによる複雑性が生じてくる。先
ず、Ｎチヤンネル卦よびＰチヤンネルの双方のＭＯＳデ
バイスを製造するには、相異なる固有抵抗を有する、Ｃ
ＴＤ素子の活性領域と、Ｎ卦よびＰチヤンネルのＭＯＳ
デバイスの活性領域という固有抵抗の異なる領域を同一
基板上に形成しなければならない。さらに、すべてのデ
バイスの操作電圧は同一であつて、典型的には１０ボル
トであるべきものとされる。これらの要請を達成せしめ
るため、ＣＴＤ素子の電荷転送電極とＣＭＯＳデバイス
のゲートとは、それらの特性をできるだけ近似させるよ
うに、同時に製造することが望ましい。前記カナダ特許
第９７６６６１号に｝いては、これらのデバイスが別工
程で作成されることから、同時的には製造されていない
。この発明に卦いては、ＣＴＤ素子｝よび所要のＣＭＯ
Ｓデバイスの活性領域、ゲート卦よび第１の電荷転送電
極は同時に製造され、したがつてそれらの操作上のスレ
ツシュホールド電圧は同一である。
Ｎ訃よびＰｆ）ＣＭＯＳデバイスの形成は、Ｐ卦よびＮ
チヤンネルの基板を先に形成することで相当に簡易化さ
れる（カナダ特許第９７６６６１号の方法では、単一タ
イブの基板のみが用いられている）。ＣＴＤ素子力・ら
の利用可能な出力電荷が少ないことから、基板上のすべ
ての接合部の該基板に対する電流リークは少な〈される
べきである。
チヤンネルの基板を先に形成することで相当に簡易化さ
れる（カナダ特許第９７６６６１号の方法では、単一タ
イブの基板のみが用いられている）。ＣＴＤ素子力・ら
の利用可能な出力電荷が少ないことから、基板上のすべ
ての接合部の該基板に対する電流リークは少な〈される
べきである。
寄生容量が存在すると、ＣＴＤ素子からキヤパシタ容量
を通して読み出される出力電荷は減少するので、寄生容
量はできるだけ小さくされるべきである。この発明によ
り製造される集積回路に卦いては、該デバイスの分離に
埋込み酸化物が用いられているので、所望の少ないリー
ク卦よび小さい寄生容量が得られる。同時に、該素子が
上記したように同時に製造され、またゲート酸化物の厚
みが双方のタイプのデバイスについて同一であることか
ら、先に述べたような合致した特性が得られるものであ
る。自己整合形の製造工程が用いられていることから、
高い収容密度が達成される。さらに、各々の素子の順次
的な製造に必要とされる製造工程が相当数省略され、製
造コストを低減せしめ、また、効率の良いデバイスを大
量に生産できる。
を通して読み出される出力電荷は減少するので、寄生容
量はできるだけ小さくされるべきである。この発明によ
り製造される集積回路に卦いては、該デバイスの分離に
埋込み酸化物が用いられているので、所望の少ないリー
ク卦よび小さい寄生容量が得られる。同時に、該素子が
上記したように同時に製造され、またゲート酸化物の厚
みが双方のタイプのデバイスについて同一であることか
ら、先に述べたような合致した特性が得られるものであ
る。自己整合形の製造工程が用いられていることから、
高い収容密度が達成される。さらに、各々の素子の順次
的な製造に必要とされる製造工程が相当数省略され、製
造コストを低減せしめ、また、効率の良いデバイスを大
量に生産できる。
カナダ特許第９７６６６１号の方法において７層にまで
のぼるエツチングを必要としたのとは対照的に、わずか
に３層以下のエツチングを必要とするのみである。ここ
に開示する発明の方法による成果として、Ｐチヤンネル
電界効果トランジスタ、Ｎチヤンネル電界効果トランジ
スタ卦よび電荷結合デバイスをＰ−にドーブされた単一
のシリコン基板内に包含し、前記電荷結合デバイスを具
備する基板内の不純物濃度は低く、前記Ｎチヤンネル電
界効果トランジスタのチヤンネル領域内に卦ける不純物
濃度は高めであり、該Ｎチヤンネル電界効果トランジス
タのフイールド領域内に卦けるドーブ剤の濃度は高くさ
れている集積回路が得られる。
のぼるエツチングを必要としたのとは対照的に、わずか
に３層以下のエツチングを必要とするのみである。ここ
に開示する発明の方法による成果として、Ｐチヤンネル
電界効果トランジスタ、Ｎチヤンネル電界効果トランジ
スタ卦よび電荷結合デバイスをＰ−にドーブされた単一
のシリコン基板内に包含し、前記電荷結合デバイスを具
備する基板内の不純物濃度は低く、前記Ｎチヤンネル電
界効果トランジスタのチヤンネル領域内に卦ける不純物
濃度は高めであり、該Ｎチヤンネル電界効果トランジス
タのフイールド領域内に卦けるドーブ剤の濃度は高くさ
れている集積回路が得られる。
本発明の製造方法は、特定の不純物の一導電型の半導体
基板の表面の第１の領域に、第１の不純物注人工ネルギ
を伝達するがこれよりは低い第２の不純物注入エネルギ
を伝達しない第１の不純物マスクによりマスクを形成す
るとともに、前記基板の第２の領域に、前記第１の不純
物注人工ネルギを伝達せず力・つ前記第１の不純物マス
クの化学的組成とは異る化学的組成の第２の不純物マス
クによりマスクを形成し、前記基板に、逆導電型の不純
物を低い注入量、前記第１の注入エネルギで注入して前
記基板の第２の領域を除く領域に注入不純物を低い濃度
で注入し、前記第１および第２の不純物マスクをそのま
ま使って、前記基板の表面に逆導電型の不純物を高い注
人量、前記第２の注入エネルギで注人して、前記基板の
第１卦よび第２の領域を除く領域に注入不純物を高い濃
度で注人することにより、同一基板上に異つた固有抵抗
を有する幾つかの領域を、前記マスクで規定して形成す
る方法である。
基板の表面の第１の領域に、第１の不純物注人工ネルギ
を伝達するがこれよりは低い第２の不純物注入エネルギ
を伝達しない第１の不純物マスクによりマスクを形成す
るとともに、前記基板の第２の領域に、前記第１の不純
物注人工ネルギを伝達せず力・つ前記第１の不純物マス
クの化学的組成とは異る化学的組成の第２の不純物マス
クによりマスクを形成し、前記基板に、逆導電型の不純
物を低い注入量、前記第１の注入エネルギで注入して前
記基板の第２の領域を除く領域に注入不純物を低い濃度
で注入し、前記第１および第２の不純物マスクをそのま
ま使って、前記基板の表面に逆導電型の不純物を高い注
人量、前記第２の注入エネルギで注人して、前記基板の
第１卦よび第２の領域を除く領域に注入不純物を高い濃
度で注人することにより、同一基板上に異つた固有抵抗
を有する幾つかの領域を、前記マスクで規定して形成す
る方法である。
さらに詳しくは、本発明の製造方法は、特定の不純物の
〒導電型の半導体基板の上部表面に電界効果デバイスの
チヤンネル領域と電荷転送デバイスの電荷蓄積領域とを
規定するための窒化シリコン・マスク、卦よび、電界効
果デバイスと電荷結合デバイス領域とを規定するために
予め定めた窒化シリコン・マスクと基板表面との所定部
分の土面を開放しているフオトレジスト・マスクを形成
させ、フオトレジスト・マスクでカバーされていな（・
基板の領域に対して、逆導電型の不純物を、低い注人量
、高いエネルギで注人し、そして、前記マスクの双方に
カバーされていない基板の領域に対して、前記逆導電型
の不純物を、高い注人量、低いエネルギで注入する。
〒導電型の半導体基板の上部表面に電界効果デバイスの
チヤンネル領域と電荷転送デバイスの電荷蓄積領域とを
規定するための窒化シリコン・マスク、卦よび、電界効
果デバイスと電荷結合デバイス領域とを規定するために
予め定めた窒化シリコン・マスクと基板表面との所定部
分の土面を開放しているフオトレジスト・マスクを形成
させ、フオトレジスト・マスクでカバーされていな（・
基板の領域に対して、逆導電型の不純物を、低い注人量
、高いエネルギで注人し、そして、前記マスクの双方に
カバーされていない基板の領域に対して、前記逆導電型
の不純物を、高い注人量、低いエネルギで注入する。
したがって、異なる注入量、注人工ネルギによつて注入
される不純物は、２個の相異なる化学的組成のマスクに
よって相異なる程度にマスク（−方のマスクの一部また
は全部が他方のマスクに重ねられることも含む）されて
いることから、前述のカナダ特許第９７６６６１号に卦
いて記述された方法によるときには必要とされる一連の
マスキング卦よび拡散の工程によることなしに、同一チ
ツプ上の各種の素子のために必要とされる各種の固有抵
抗が単一基板上に得られる。
される不純物は、２個の相異なる化学的組成のマスクに
よって相異なる程度にマスク（−方のマスクの一部また
は全部が他方のマスクに重ねられることも含む）されて
いることから、前述のカナダ特許第９７６６６１号に卦
いて記述された方法によるときには必要とされる一連の
マスキング卦よび拡散の工程によることなしに、同一チ
ツプ上の各種の素子のために必要とされる各種の固有抵
抗が単一基板上に得られる。
低い注人量の注人によつて高（・固有抵抗Ｑ拡散領域が
えられ、また、高い注人量の注人によつて低い固有抵抗
の拡散領域がえられる。その結果として、Ｐチヤンネル
のＭＯＳトランジスタ、ＮチヤンネルのＭＯＳトランジ
スタ卦よび電荷転送デバイスを含み、双方のトランジス
タと電荷転送デバイスとは単一の基板内で集積されてい
る新規な集積回路が製造されうることとなる。
えられ、また、高い注人量の注人によつて低い固有抵抗
の拡散領域がえられる。その結果として、Ｐチヤンネル
のＭＯＳトランジスタ、ＮチヤンネルのＭＯＳトランジ
スタ卦よび電荷転送デバイスを含み、双方のトランジス
タと電荷転送デバイスとは単一の基板内で集積されてい
る新規な集積回路が製造されうることとなる。
以下、図面を参照してこの発明を詳細に説明する。自己
整合形のＭＯＳデバイスの製造工程は当業者にとつてよ
く知られていることであるから、ここでは詳述しない。
整合形のＭＯＳデバイスの製造工程は当業者にとつてよ
く知られていることであるから、ここでは詳述しない。
更に、電荷結合デバイスの構造もまたよく知られて卦り
、例えば、１９７５年６月１０日にダブリユ一・エフ・
コソノツキイに対して付与されたカナダ特許第９６９２
８７号、１９７４年１１月１２日ダブリユ一・イ一・エ
ンゲラ一ほかに対して付与されたカナダ特許第９５７７
８１号、１９７８年３月７日付のエム・ピ一・アンソニ
イほ力・に対するカナダ特許第１０２７６７２号、アー
ルエイチ・ワルデンほ刀・に対するカナダ特許第９７１
２８７号などに記述されている。第１図によると、高い
固有抵抗忙もつＮ形の不純物がドーブされたシリコン基
板１は、例えばリン忙ドープすることによつて処理され
たものである。
、例えば、１９７５年６月１０日にダブリユ一・エフ・
コソノツキイに対して付与されたカナダ特許第９６９２
８７号、１９７４年１１月１２日ダブリユ一・イ一・エ
ンゲラ一ほかに対して付与されたカナダ特許第９５７７
８１号、１９７８年３月７日付のエム・ピ一・アンソニ
イほ力・に対するカナダ特許第１０２７６７２号、アー
ルエイチ・ワルデンほ刀・に対するカナダ特許第９７１
２８７号などに記述されている。第１図によると、高い
固有抵抗忙もつＮ形の不純物がドーブされたシリコン基
板１は、例えばリン忙ドープすることによつて処理され
たものである。
シリコン・オン・サフアイア（ＳＯＳ）のような、別異
の種類の基板もまた用いることができる。基板の厚みは
好ましくは約５００ミクロン（μｍ）であり、また不純
物濃度はふ・よそ１０１５個Ａｄである。ドーブされた
基板に、次いで、典型的には約５００オングストローム
（Ａ）の二酸化シリコンの層２金形成するように酸化さ
ｎる。
の種類の基板もまた用いることができる。基板の厚みは
好ましくは約５００ミクロン（μｍ）であり、また不純
物濃度はふ・よそ１０１５個Ａｄである。ドーブされた
基板に、次いで、典型的には約５００オングストローム
（Ａ）の二酸化シリコンの層２金形成するように酸化さ
ｎる。
その頂部には窒化シリコンの層３が沈着されるが、この
層は、図示されるようによく知られた技法を用いてＦＥ
Ｔ卦よびＣＴＤデバイス領域上に形成される。Ｎ卦よび
Ｐチヤンネルの双方のＦＥＴデバイスが、この発明によ
つて同一の基板上に製造される一方、ここで、同一の基
板上で、ＮチヤンネルのＣＴＤ素子が上記のＦＥＴデバ
イスと共に組合わされて製造できる（または、この方法
にしたがつてＮチヤンネルＣＴＤ素子のみが製造されう
る）。もっとも、ここにＮチヤンネルのＣＴＤデバイス
としたが反対の導電性のチヤンネル・タイプのＣＴＤデ
バイスも製造されうることが理解できよう。ここに記載
する二重注人手順は、デバイス間でのリークが問題にな
らないシリコン・オン・サフアイアのような構成体に卦
けるエッジ・リーク電流を極小にするためにも用いられ
うる。後続する工程のうちの特定の工程に卦いては、注
人される不純物は基板内で横方向へ拡散し、これが窒化
シリコン・ゲート領域層によつてマスクされたＦＥＴデ
バイス・エリアの特性に影響を及ぼしうるものであるこ
とが見出された。
層は、図示されるようによく知られた技法を用いてＦＥ
Ｔ卦よびＣＴＤデバイス領域上に形成される。Ｎ卦よび
Ｐチヤンネルの双方のＦＥＴデバイスが、この発明によ
つて同一の基板上に製造される一方、ここで、同一の基
板上で、ＮチヤンネルのＣＴＤ素子が上記のＦＥＴデバ
イスと共に組合わされて製造できる（または、この方法
にしたがつてＮチヤンネルＣＴＤ素子のみが製造されう
る）。もっとも、ここにＮチヤンネルのＣＴＤデバイス
としたが反対の導電性のチヤンネル・タイプのＣＴＤデ
バイスも製造されうることが理解できよう。ここに記載
する二重注人手順は、デバイス間でのリークが問題にな
らないシリコン・オン・サフアイアのような構成体に卦
けるエッジ・リーク電流を極小にするためにも用いられ
うる。後続する工程のうちの特定の工程に卦いては、注
人される不純物は基板内で横方向へ拡散し、これが窒化
シリコン・ゲート領域層によつてマスクされたＦＥＴデ
バイス・エリアの特性に影響を及ぼしうるものであるこ
とが見出された。
この影響を少な〈するために、次にエツチング工程が、
窒化シリコン層卦よび二酸化シリコンをマスクとして用
いて行われることが好ましい。エツチング剤としては硝
酸に弗化水素酸を加えたものが使用でき、０．５分間使
用される。この結果、シリコンの露出された表面はもち
ろん、ＮチヤンネルのＦＥＴデバイスのゲート領域４の
エツジに卦ける窒化シリコン層卦よび二酸化シリコン層
の下のシリコン部分もエツチングで除去され、第２図に
示される如き表面の輪郭がえられる。エツチング剤によ
り、二酸化シリコン下部が部分的にエツチング除去され
ること力・ら、その下部に卦いて傾斜のあるエツジが形
成される。
窒化シリコン層卦よび二酸化シリコンをマスクとして用
いて行われることが好ましい。エツチング剤としては硝
酸に弗化水素酸を加えたものが使用でき、０．５分間使
用される。この結果、シリコンの露出された表面はもち
ろん、ＮチヤンネルのＦＥＴデバイスのゲート領域４の
エツジに卦ける窒化シリコン層卦よび二酸化シリコン層
の下のシリコン部分もエツチングで除去され、第２図に
示される如き表面の輪郭がえられる。エツチング剤によ
り、二酸化シリコン下部が部分的にエツチング除去され
ること力・ら、その下部に卦いて傾斜のあるエツジが形
成される。
このエツジは、後続する高い不純物注入量、低い注人工
ネルギでの基板への注人工程に卦いて、イオン注入形の
不純物に対抗するため、窒化シリコンによりマスクされ
る。したがつて、高い注入量で注入された不純物は、傾
斜したエツジに向つて上方へと拡散されねばならず、当
該エツジは急速に酸化され、かくして当該領域における
不純物の濃度が制限されることとなる。これにより、高
い注入量のイオン注入の結果として生じるデバイスに対
する影響を効率的に極小化させる。シリコンはまた該領
域に卦いてエツチングされてＰ−チヤンネルのデバイス
となるが、これには有害な影響も有利な効果もない。・
・ント・ケミカルズ社刀・ら人手できる商品名ＨＲ２Ｏ
Ｏの如きフオトレジストの層５は基板上卦よびその上の
層状部上にマスクとして沈着せしめられ、第３図に示さ
れるように拡散ウエルが形成されるべき、Ｎチヤンネル
のＦＥＴ卦よ・びＣＴＤデバイスの活性領域金規定する
。
ネルギでの基板への注人工程に卦いて、イオン注入形の
不純物に対抗するため、窒化シリコンによりマスクされ
る。したがつて、高い注入量で注入された不純物は、傾
斜したエツジに向つて上方へと拡散されねばならず、当
該エツジは急速に酸化され、かくして当該領域における
不純物の濃度が制限されることとなる。これにより、高
い注入量のイオン注入の結果として生じるデバイスに対
する影響を効率的に極小化させる。シリコンはまた該領
域に卦いてエツチングされてＰ−チヤンネルのデバイス
となるが、これには有害な影響も有利な効果もない。・
・ント・ケミカルズ社刀・ら人手できる商品名ＨＲ２Ｏ
Ｏの如きフオトレジストの層５は基板上卦よびその上の
層状部上にマスクとして沈着せしめられ、第３図に示さ
れるように拡散ウエルが形成されるべき、Ｎチヤンネル
のＦＥＴ卦よ・びＣＴＤデバイスの活性領域金規定する
。
該フオトレジストの厚みは少な〈とも６０００Ａである
。ドーブされるべきＣＴＤデバイス卦よびチヤンネルＦ
ＥＴの活性領域は、夫々に符号６および７によつて示さ
れている。ＰチヤンネルのＣＭＯＳデバイスが作られる
シリコン基板は、フオトレジスト層５でカバーされてい
る。ｐ−タィブのウエルの形成は第３図に示されている
。
。ドーブされるべきＣＴＤデバイス卦よびチヤンネルＦ
ＥＴの活性領域は、夫々に符号６および７によつて示さ
れている。ＰチヤンネルのＣＭＯＳデバイスが作られる
シリコン基板は、フオトレジスト層５でカバーされてい
る。ｐ−タィブのウエルの形成は第３図に示されている
。
フオトレジスト層５は、Ｐタイプの不純物がシリコンに
対し直接的に注人されうるように、二酸化シリコン卦よ
び窒化シリコンの絶縁層２および３の境界と重なつてい
ない。硼素の如きＰタイブの不純物の低い注入量、高い
エネルギのイオン注人が、半導体基板の上部表面に施さ
れる。
対し直接的に注人されうるように、二酸化シリコン卦よ
び窒化シリコンの絶縁層２および３の境界と重なつてい
ない。硼素の如きＰタイブの不純物の低い注入量、高い
エネルギのイオン注人が、半導体基板の上部表面に施さ
れる。
硼素イオンはフオトレジスト層で被覆されて（・ない窒
化シリコンと二酸化シリコンの層は透過するけれども、
フオトレジスト層は透過することができず、Ｎチヤンネ
ルのＣＭＯＳＦＥＴ卦よびＣＴＤデバイスの活性領域を
規定するＰ−タイブのウエルを形成する。その注人量が
低いのでＮ一基板内のＰ−タィブのウエルの固有抵抗は
高い。典型的には、イオン注人のドーズ量はむよそ５×
１０１２ＡｒｉＬであり、注人のエネルギ１００Ｋｅｖ
である。この結果として、得られたＮチヤンネル卦よび
ＣＴＤデバイスのスレソシユホールド電圧は低くまた互
いに同じである。
化シリコンと二酸化シリコンの層は透過するけれども、
フオトレジスト層は透過することができず、Ｎチヤンネ
ルのＣＭＯＳＦＥＴ卦よびＣＴＤデバイスの活性領域を
規定するＰ−タイブのウエルを形成する。その注人量が
低いのでＮ一基板内のＰ−タィブのウエルの固有抵抗は
高い。典型的には、イオン注人のドーズ量はむよそ５×
１０１２ＡｒｉＬであり、注人のエネルギ１００Ｋｅｖ
である。この結果として、得られたＮチヤンネル卦よび
ＣＴＤデバイスのスレソシユホールド電圧は低くまた互
いに同じである。
ＮチヤンネルＦＥＴのフイールド領域に卦ける硼素不純
物の濃度忙高くすることは、高いフイールド・スレツシ
ホールド電圧を達成させるためには望ましいことである
。
物の濃度忙高くすることは、高いフイールド・スレツシ
ホールド電圧を達成させるためには望ましいことである
。
そこで、第２回めのイオン注人が先のイオン注入で使用
されたマスクをそのまま用いて行われる。硼素不純物の
第２回めのイオン注人は、高い注人量と先の注人工程の
注人工ネルギより低いエネルギで行われる。好ましくは
・イオン注人量は１０１３よりも大に、また注入のエネ
ルギは４０Ｋｅ）Ｔより小にすべきである。この８合、
フオトレジストによつて被覆されていない活性のＣＴＤ
領域６上、卦よびＮチヤンネルのＣＭＯＳＦＥＴのゲー
トｒ上の両方に存在する窒化シリコン層は、基板に硼素
が注人されないように遮蔽保護している。フオトレジス
ト層５もまた、これによつてマスクしているすべての領
域を、不純物の注人から遮蔽保護している。このことは
結果的に、より高くドープされ、より低い固有抵抗のフ
イールド領域（Ｐタイプのウエルにお（・て十符号の、
より高い密度によつて明確に区分規定されている）と生
じさせる。より高い固有抵抗の領域は、低いスレツシユ
ホールド電圧を得るためにより高〜・固有抵抗を必要と
するＮチヤンネルの電界効果デバイス卦よびＮ−チヤン
ネルのＣＴＤデバイスのチヤンネル領域を形成する。上
記の工程により、ＣＴＤデバイスとＦＥＴデバイスとの
双方のためＰ−タイブのドープされた基板が同一のマス
クを用いて形成され、さらに、所望の部分には高い固有
抵抗が、また所望の部分には低い固有抵抗が実現される
。従米、基板に順次ドーピングｔ施してゆ〈製造技法を
用いていたときに必要とされていた相当数の工程を省く
ことができ、また複数のデバイスが同一の基板内に同時
に初期ドーピングで集積化されたことにより、これらデ
バイスは電気的に両立できる。次にフオトレジストが除
去され、二酸化シリコン２訃よび窒化シリコン３の層が
マスクとして用いられる。
されたマスクをそのまま用いて行われる。硼素不純物の
第２回めのイオン注人は、高い注人量と先の注人工程の
注人工ネルギより低いエネルギで行われる。好ましくは
・イオン注人量は１０１３よりも大に、また注入のエネ
ルギは４０Ｋｅ）Ｔより小にすべきである。この８合、
フオトレジストによつて被覆されていない活性のＣＴＤ
領域６上、卦よびＮチヤンネルのＣＭＯＳＦＥＴのゲー
トｒ上の両方に存在する窒化シリコン層は、基板に硼素
が注人されないように遮蔽保護している。フオトレジス
ト層５もまた、これによつてマスクしているすべての領
域を、不純物の注人から遮蔽保護している。このことは
結果的に、より高くドープされ、より低い固有抵抗のフ
イールド領域（Ｐタイプのウエルにお（・て十符号の、
より高い密度によつて明確に区分規定されている）と生
じさせる。より高い固有抵抗の領域は、低いスレツシユ
ホールド電圧を得るためにより高〜・固有抵抗を必要と
するＮチヤンネルの電界効果デバイス卦よびＮ−チヤン
ネルのＣＴＤデバイスのチヤンネル領域を形成する。上
記の工程により、ＣＴＤデバイスとＦＥＴデバイスとの
双方のためＰ−タイブのドープされた基板が同一のマス
クを用いて形成され、さらに、所望の部分には高い固有
抵抗が、また所望の部分には低い固有抵抗が実現される
。従米、基板に順次ドーピングｔ施してゆ〈製造技法を
用いていたときに必要とされていた相当数の工程を省く
ことができ、また複数のデバイスが同一の基板内に同時
に初期ドーピングで集積化されたことにより、これらデ
バイスは電気的に両立できる。次にフオトレジストが除
去され、二酸化シリコン２訃よび窒化シリコン３の層が
マスクとして用いられる。
露呈されたシリコンは、第４図で二酸化シリコン層１０
として示されるように、典型的には１，５μｍの厚みに
まで酸化される。薄い二酸化シリコン層１１が、窒化シ
リコン層３の上に成長される。層２，３卦よび１１は、
次いでエッチングによ′−，）（除刀・れ、層１０金卦
よそ１．３μｍの厚さウエーハ士に残す。ここで、二酸
化シリコン１２の層が、第５図に示されるように、露出
されたシリコン領域に卦いて成長される。
として示されるように、典型的には１，５μｍの厚みに
まで酸化される。薄い二酸化シリコン層１１が、窒化シ
リコン層３の上に成長される。層２，３卦よび１１は、
次いでエッチングによ′−，）（除刀・れ、層１０金卦
よそ１．３μｍの厚さウエーハ士に残す。ここで、二酸
化シリコン１２の層が、第５図に示されるように、露出
されたシリコン領域に卦いて成長される。
次（・でＰ−チヤンネルのデバイスのためのゲート領域
を露出させるべくフオトレジスト層１３が沈着せしめら
れる。次に、Ｐ−チヤンネルのＦＥＴスレソシユホール
ド電圧と低くするために、２×１０１１／／Ｃｒｉｉの
ドーズ量卦よび４０Ｋｅｖのエネルギを以て硼素不純物
が注人される（縦の矢印で示される）。Ｎチヤンネルの
ＦＥＴのスレッシュホールド電圧を増加すべきことが望
まれたとすれば、第５図に示されるように、同時にゲー
ト領域７上のフオトレジストに開口部を作つて、該デバ
イスのために硼素を注人させることができる。そうすれ
ば、ＮチヤンネルのＦＥＴデバイスの表面の固有抵抗は
、典型的には、バルク状シリコンの２Ω−ｍに等しくな
る。ポリ・シリコンの第１の層が、第６図に示されるよ
うに、ＣＴＤのための第１のレベル・ゲート１４、Ｎチ
ヤンネルのＦＥＴのためのゲート１６卦よびＰチヤンネ
ルのＦＥＴのためのゲート１７を形成するために沈着さ
れ、形を定められる。
を露出させるべくフオトレジスト層１３が沈着せしめら
れる。次に、Ｐ−チヤンネルのＦＥＴスレソシユホール
ド電圧と低くするために、２×１０１１／／Ｃｒｉｉの
ドーズ量卦よび４０Ｋｅｖのエネルギを以て硼素不純物
が注人される（縦の矢印で示される）。Ｎチヤンネルの
ＦＥＴのスレッシュホールド電圧を増加すべきことが望
まれたとすれば、第５図に示されるように、同時にゲー
ト領域７上のフオトレジストに開口部を作つて、該デバ
イスのために硼素を注人させることができる。そうすれ
ば、ＮチヤンネルのＦＥＴデバイスの表面の固有抵抗は
、典型的には、バルク状シリコンの２Ω−ｍに等しくな
る。ポリ・シリコンの第１の層が、第６図に示されるよ
うに、ＣＴＤのための第１のレベル・ゲート１４、Ｎチ
ヤンネルのＦＥＴのためのゲート１６卦よびＰチヤンネ
ルのＦＥＴのためのゲート１７を形成するために沈着さ
れ、形を定められる。
次に、酸化物層１８がＣＴＤのゲート領域内の第１のポ
リ・シリコン層の上で、典型的には卦よそ６００Ａ単位
の厚みに成長される。そして、第２のポリ・シリコンの
層が、該酸化物層の上で成長され、ＣＴＤのための第２
の電極１９を形成するためにエツチングによつて形を定
められ、酸化物層１８によって第１のレベル・ゲートか
ら絶縁される。該第２のポリ・シリコン層は、また、所
望によりＰ卦よびＮチヤンネルのＦＥＴデバイスのため
のゲート電極を形成する。このゲート電極は第６図には
示されて卦らず、またこれはオブシヨン的なものである
。二酸化シリコン層の成長に先立つて、層１４がドーブ
されて導電性にされるならば、層１４卦よび１９を電極
として用いることによりキヤパシタが形成されうる。
リ・シリコン層の上で、典型的には卦よそ６００Ａ単位
の厚みに成長される。そして、第２のポリ・シリコンの
層が、該酸化物層の上で成長され、ＣＴＤのための第２
の電極１９を形成するためにエツチングによつて形を定
められ、酸化物層１８によって第１のレベル・ゲートか
ら絶縁される。該第２のポリ・シリコン層は、また、所
望によりＰ卦よびＮチヤンネルのＦＥＴデバイスのため
のゲート電極を形成する。このゲート電極は第６図には
示されて卦らず、またこれはオブシヨン的なものである
。二酸化シリコン層の成長に先立つて、層１４がドーブ
されて導電性にされるならば、層１４卦よび１９を電極
として用いることによりキヤパシタが形成されうる。
二酸化シリコンの絶縁層１８が成長するとき、同様の層
１８が、キヤパシタの下部電極１８の表面上の誘電体と
して成長する。第２の転送電極１９が第６図に示される
ように電荷転送デバイスのために形成されるとき、キヤ
パシタの上部電極１９が形成される。ここで、第ｒ図に
示されるように、ＮチャンネルのＦＥＴ卦よびＣＴＤデ
バイスのソース卦よびドレイン領域２０に卦いて二酸化
シリコン層１２がエツチングされ、フオトレジスト・マ
スクを通してドレイン領域２０の表面を露出させ、ここ
にＮ＋ドーピングの不純物が導刀・れて、これにより基
板１はＮ＋にドーブされる。
１８が、キヤパシタの下部電極１８の表面上の誘電体と
して成長する。第２の転送電極１９が第６図に示される
ように電荷転送デバイスのために形成されるとき、キヤ
パシタの上部電極１９が形成される。ここで、第ｒ図に
示されるように、ＮチャンネルのＦＥＴ卦よびＣＴＤデ
バイスのソース卦よびドレイン領域２０に卦いて二酸化
シリコン層１２がエツチングされ、フオトレジスト・マ
スクを通してドレイン領域２０の表面を露出させ、ここ
にＮ＋ドーピングの不純物が導刀・れて、これにより基
板１はＮ＋にドーブされる。
リンのような不純物が露出された表面内に拡散または注
人されて、Ｎ＋にドーブされた領域２１を形成する。同
時に、露出されているすべてのポリ・シリコンの領域、
即ちＮ卦よびＰチヤンネルの電界効果トランジスタ１６
卦よび１７のゲート、卦よびＣＴＤデバイスの第２の転
送電極１９は、同様に慮にドープされて、それらを導電
性のものとする。
人されて、Ｎ＋にドーブされた領域２１を形成する。同
時に、露出されているすべてのポリ・シリコンの領域、
即ちＮ卦よびＰチヤンネルの電界効果トランジスタ１６
卦よび１７のゲート、卦よびＣＴＤデバイスの第２の転
送電極１９は、同様に慮にドープされて、それらを導電
性のものとする。
次に、Ｐチヤンネルのデバイスが形成されるべき基板１
の表面に卦いてｐ＋のドープされるべき領域は、二酸化
シリコン層１２金エツチングすることによつて露出され
る。
の表面に卦いてｐ＋のドープされるべき領域は、二酸化
シリコン層１２金エツチングすることによつて露出され
る。
Ｎ−にドーブされたシリコン基板の表面内への硼素不純
物の拡散および注人により、第８図に示されるように、
Ｐ＋にドーブされた領域２３が形成される。▼にドーブ
されたポリ・シリコン卦よびＮ＋に拡散された領域に、
硼素の拡散またはイオンの注入源に対して露出されて残
されていることに留意すべきである。
物の拡散および注人により、第８図に示されるように、
Ｐ＋にドーブされた領域２３が形成される。▼にドーブ
されたポリ・シリコン卦よびＮ＋に拡散された領域に、
硼素の拡散またはイオンの注入源に対して露出されて残
されていることに留意すべきである。
硼素が、このように、Ｎ＋にドーブされた領域の補償を
する一方、ドープ剤の相対的な濃度のため、卦よびＮ＋
′拡散の間の基板表面士の酸化物２２の成長のため、Ｎ
＋にドープされた領域は部分的に補償されるのみであつ
て、実負的にはＮ＋に留められる。これに代えて、Ｎ卦
よびＰタイプの拡散が、上記の部分的な補償の工程を用
いることなしに、逐次的に遂行されうる。
する一方、ドープ剤の相対的な濃度のため、卦よびＮ＋
′拡散の間の基板表面士の酸化物２２の成長のため、Ｎ
＋にドープされた領域は部分的に補償されるのみであつ
て、実負的にはＮ＋に留められる。これに代えて、Ｎ卦
よびＰタイプの拡散が、上記の部分的な補償の工程を用
いることなしに、逐次的に遂行されうる。
次いで表面がフオトレジスト・マスクを通じてエツチン
グされて、そこに導電的なコンタクトが作られるように
領域の露出がなされる（図示されない）。
グされて、そこに導電的なコンタクトが作られるように
領域の露出がなされる（図示されない）。
これらには、Ｎチヤンネル卦よびＰチヤンネルのＭＯＳ
デバイスのソース、ドレイン卦よびゲート領域や、キヤ
パシタの上方卦よび下方の電極、ＣＴ′Ｄデバイスのソ
ース卦よびドレインが、その第１および第２の層の転送
電極と同様に含まれている。アルミニウム層の沈着によ
り導電路が形成され、コンタクト領域への接続がなされ
て、これにより構成体が完成される。云うまでもなく、
アルミニウム以外の適用可能な導電材料を使用すること
ができる。上述の工程の結果として、また特に電荷転送
デバイス卦よびＮチヤンネル卦デバイスの双方の戸領域
が同時に基板内で形成されるけれども、相異なる基板領
域は相異なる固有抵抗を有するように形成されるために
、初めてＮ卦よびＰチヤンネルの双方の電界効果トラン
ジスタを含むＣＭＯＳデバイス卦よび電荷転送アレイ回
路の組合せが同一の基板内で製造し得られるのである。
デバイスのソース、ドレイン卦よびゲート領域や、キヤ
パシタの上方卦よび下方の電極、ＣＴ′Ｄデバイスのソ
ース卦よびドレインが、その第１および第２の層の転送
電極と同様に含まれている。アルミニウム層の沈着によ
り導電路が形成され、コンタクト領域への接続がなされ
て、これにより構成体が完成される。云うまでもなく、
アルミニウム以外の適用可能な導電材料を使用すること
ができる。上述の工程の結果として、また特に電荷転送
デバイス卦よびＮチヤンネル卦デバイスの双方の戸領域
が同時に基板内で形成されるけれども、相異なる基板領
域は相異なる固有抵抗を有するように形成されるために
、初めてＮ卦よびＰチヤンネルの双方の電界効果トラン
ジスタを含むＣＭＯＳデバイス卦よび電荷転送アレイ回
路の組合せが同一の基板内で製造し得られるのである。
本発明に卦いては、特定不純物の一導電型の半導体基板
の表面に卦いて、形成すべき集積回路の第１の領域、詳
しくいえぱ電界効果デバイスのチヤンネル領域と電荷転
送デバイスの蓄積領域、を覆うように、第１の不純物注
人工ネルギを伝達するがこのエネルギより低い第２の注
人工ネルギを伝達しない第１の不純物マスク、具体的に
は窒化シリコン・マスクによりマスクを形成するととも
に、形成すべき集積回路の第２の領域、詳し〈いえば電
界効果デバイス領域と電荷転送デバイス領域を除〈領域
、を覆うように、第１の不純物注入エネルギを伝達せず
、力・っ前記第１の不純物マスクの化学的組成とは化学
的組成の異る第２の不純物マスク、具体的にはフオトレ
ジスト・マスク、によりマスクを形成し、前記基板の表
面に逆導電型の不純物を低い注入量、前記第１の注入エ
ネルギで注入して前記基板の第２の領域を除く領域に前
記不純物を低い濃度で浸透させ、前記第１卦よび第２の
マスクをそのまま使って、基板の表面に逆導電型の不純
物を高い注人量、前記第１の注入エネルギより低い第２
の注人工ネルギで注人して、基板の第１卦よび第２の領
域を除〈領域に前記不純物を高い濃度で浸透させるよう
にしたから、単一の基板内に逆導電型の不純物濃度が低
く固有抵抗の高い拡散領域と、前記不純物濃度が高く固
有抵抗の低い拡散領域が単一のマスキングによって形成
され、かつこれら領域の整合が得られるのである。
の表面に卦いて、形成すべき集積回路の第１の領域、詳
しくいえぱ電界効果デバイスのチヤンネル領域と電荷転
送デバイスの蓄積領域、を覆うように、第１の不純物注
人工ネルギを伝達するがこのエネルギより低い第２の注
人工ネルギを伝達しない第１の不純物マスク、具体的に
は窒化シリコン・マスクによりマスクを形成するととも
に、形成すべき集積回路の第２の領域、詳し〈いえば電
界効果デバイス領域と電荷転送デバイス領域を除〈領域
、を覆うように、第１の不純物注入エネルギを伝達せず
、力・っ前記第１の不純物マスクの化学的組成とは化学
的組成の異る第２の不純物マスク、具体的にはフオトレ
ジスト・マスク、によりマスクを形成し、前記基板の表
面に逆導電型の不純物を低い注入量、前記第１の注入エ
ネルギで注入して前記基板の第２の領域を除く領域に前
記不純物を低い濃度で浸透させ、前記第１卦よび第２の
マスクをそのまま使って、基板の表面に逆導電型の不純
物を高い注人量、前記第１の注入エネルギより低い第２
の注人工ネルギで注人して、基板の第１卦よび第２の領
域を除〈領域に前記不純物を高い濃度で浸透させるよう
にしたから、単一の基板内に逆導電型の不純物濃度が低
く固有抵抗の高い拡散領域と、前記不純物濃度が高く固
有抵抗の低い拡散領域が単一のマスキングによって形成
され、かつこれら領域の整合が得られるのである。
従つてＰチヤンネルのＭＯＳトランジスタ、Ｎチャンネ
ルのＭＯＳトランジスタ卦よび電荷転送デバイス金単一
の基板内に集積するにあたつても良い自己整合が得られ
る。
ルのＭＯＳトランジスタ卦よび電荷転送デバイス金単一
の基板内に集積するにあたつても良い自己整合が得られ
る。
以上の説明から明らかなと卦ク、本発明によるときは、
基板の表面への逆導電型の不純物の浸透は、基板の表面
を覆つた不純物マスクの化学的組成により支配される力
・ら、基板表面の幾つかの領域を覆う不純物マスクの化
学的組成をそれぞれ選択することにより、ｌ回のマスキ
ングのみで、ドーズ量を異らせ、イオン注人の強度を異
らせたドーピングを行うことにより、異なるフイールド
・スレッシュホールド卦よび異なる基板抵抗を有する他
のタイプのデバイスを効果的に製造することが可能であ
る。
基板の表面への逆導電型の不純物の浸透は、基板の表面
を覆つた不純物マスクの化学的組成により支配される力
・ら、基板表面の幾つかの領域を覆う不純物マスクの化
学的組成をそれぞれ選択することにより、ｌ回のマスキ
ングのみで、ドーズ量を異らせ、イオン注人の強度を異
らせたドーピングを行うことにより、異なるフイールド
・スレッシュホールド卦よび異なる基板抵抗を有する他
のタイプのデバイスを効果的に製造することが可能であ
る。
また工程の順序やマスキングの配列を変更させることに
より、他の有用なデバイスを提供することができる。例
えばバケツト・ブリゲード・タイブの電荷転送デバイス
を製造するにあたり、拡散層がポリシリコンの第１また
は第２の層の下に形成されるべきときには、Ｎ＋にドー
ブされたシリコン電荷蓄積キヤパシタのポリシリコンが
形成される。叙上のと卦り、ここに開示したものは、単
一の基板中にＣＭＯＳ電界効果トランジスタを電荷転送
デバイスと共に任意に組台せを形成させた集積回路の製
造方法であつて、該基板のＰタイブのウエルにに、マス
クの組合せによつて相異なる固有抵抗が形成され、エネ
ルギが高く、注入量の少ない不純物のイオン注入は、あ
るマスクを通るけれども別異のマスクを通ることはな〈
、また、エネルギが低く、注人量の多い不純物のイオン
注人は、双方のマスクによつて阻止される。
より、他の有用なデバイスを提供することができる。例
えばバケツト・ブリゲード・タイブの電荷転送デバイス
を製造するにあたり、拡散層がポリシリコンの第１また
は第２の層の下に形成されるべきときには、Ｎ＋にドー
ブされたシリコン電荷蓄積キヤパシタのポリシリコンが
形成される。叙上のと卦り、ここに開示したものは、単
一の基板中にＣＭＯＳ電界効果トランジスタを電荷転送
デバイスと共に任意に組台せを形成させた集積回路の製
造方法であつて、該基板のＰタイブのウエルにに、マス
クの組合せによつて相異なる固有抵抗が形成され、エネ
ルギが高く、注入量の少ない不純物のイオン注入は、あ
るマスクを通るけれども別異のマスクを通ることはな〈
、また、エネルギが低く、注人量の多い不純物のイオン
注人は、双方のマスクによつて阻止される。
か〈して、相当数の製造工程は節減され、このようにし
て製造されたデバイスはスレツシュホールド卦よびフイ
ールド電圧に卦いて両立性のあるものである。
て製造されたデバイスはスレツシュホールド卦よびフイ
ールド電圧に卦いて両立性のあるものである。
第１図な〜・し第８図は本発明によりＣＴＤ卦よびＣＭ
ＯＳデバイスの結合体を製造する過程に卦ける、半導体
基板とその上の表面層の結合状況を順に追つて説明した
断面図であつて、理解を容易にするために寸法を大きく
とつて示したものである。
ＯＳデバイスの結合体を製造する過程に卦ける、半導体
基板とその上の表面層の結合状況を順に追つて説明した
断面図であつて、理解を容易にするために寸法を大きく
とつて示したものである。
Claims (1)
- 【特許請求の範囲】 １ 次の（ａ）ないし（ｃ）よりなることを特徴とする
集積回路の製造方法。 （ａ）特定の不純物の一導電型の半導体基板の表面の第
１の領域に、第１の不純物注入エネルギを伝達するが該
第１の不純物注入エネルギより低い第２の注入エネルギ
を伝達しない第１の不純物マスクによりマスクを形成す
るとともに、前記半導体基板の表面の第２の領域に、前
記第１の不純物注入エネルギを伝達せず、かつ前記第１
の不純物マスクの化学的組成とは異る化学的組成の第２
の不純物マスクによりマスクを形成し、（ｂ）前記半導
体基板の表面に、逆導電型の不純物を前記第１の注入エ
ネルギ、低い注入量で注入して前記基板の第２の領域を
除く領域に前記不純物を低い濃度で基板の表面内に浸透
させ、（ｃ）次に、前記第１および第２の不純物マスク
をそのまま使って、前記半導体基板の表面に、逆導電型
の不純物を前記第２の注入エネルギ、高い注入量で注入
して、前記基板の第１および第２の領域を除く領域に前
記不純物を高い濃度で基板の表面内に浸透させる。 ２ 前記第１の不純物マスクは窒化シリコンにより形成
され、前記第２の不純物マスクにフォトレジストにより
形成されることを特徴とする特許請求の範囲第１項に記
載の集積回路の製造方法。 ３ 前記第２の不純物マスクでマスクされた第２の領域
は、前記第１の不純物マスクでマスクされた第１の領域
の一部または全部に重ねられて形成されることを特徴と
する特許請求の範囲第１項または第２項に記載の集積回
路の製造方法。 ４ 次の（ａ）ないし（ｃ）よりなることを特徴とする
集積回路の製造方法。 （ａ）特定の不純物の一導電型の半導体基板の表面に、
電界効果デバイスのチャンネル領域と電荷転送デバイス
の蓄積領域とを規定するための窒化シリコン・マスクと
、該窒化シリコン・マスクおよび前記基板の表面の上面
の所定部分において開口を有し、該開口により逆導電型
であって、かつ相互に同一の電導型を有する電界効果デ
バイス領域と電荷転送デバイス領域とを規定するための
フォトレジスト・マスクとを形成する、（ｂ）前記フォ
トレジスト・マスクによつて覆われていない前記基板の
領域に対して、逆導電型の不逆物を、低い注入量、高い
エネルギで注入し、（ｃ）前記フォトレジスト・マスク
および窒化シリコン・マスクの双方で覆われていない前
記基板の領域に対して、逆導電型の不純物を、高い注入
量、低いエネルギで注入する。 ５ 前記フォトレジスト・マスクは、Ｎチャンネルの電
界効果デバイスおよび電荷転送デバイスの領域を規定す
る窒化シリコン・マスクの所定部分と基板表面とを開放
していることを特徴とする特許請求の範囲第４項に記載
の集積回路の製造方法。 ６ 前記半導体基板はＮ＾−にドープされており、前記
（ｂ）において低い注入量、高いエネルギで加えられる
不純物は前記基板内においてＰタイプにドープされる領
域を形成するものであることを特徴とする特許請求の範
囲第４項に記載の集積回路の製造方法。 ７ 前記窒化シリコン・マスクの隣接周辺の下部領域と
ともに前記窒化シリコン・マスクによつて覆われていな
い前記半導体基板の表面にエッチングを施す工程を有す
ることを特徴とする特許請求の範囲第６項に記載の集積
回路の製造方法。 ８ 前記Ｐタイプの不純物の注入は硼素のイオン注入に
よつて行われることを特徴とする特許請求の範囲第６項
に記載の集積回路の製造方法。 ９ 前記フォトレジスト・マスクは、さらに電界効果ト
ランジスタの作用が抑制されなければならない寄生的な
Ｎチャンネルの電界効果デバイス領域を規定するために
、前記窒化シリコン・マスクおよび前記基板表面の所定
の部分の上面が開放されていることを特徴とする特許請
求の範囲第４項、第５項または第６項のいずれかに記載
の集積回路の製造方法。 １０ 次の（ａ）ないし（ｐ）よりなることを特徴とす
る集積回路の製造方法。 （ａ）Ｎ＾−にドープされた半導体基板の上部表面に被
覆されたＮおよびＰチャンネルのＦＥＴのチャンネル領
域とＮチャンネルの電荷転送デバイスの蓄積領域を規定
するための窒化シリコン・マスクによって覆われた二酸
化シリコン層と、該窒化シリコンマスクおよび前記基板
表面の所定の上面を覆いＮチャンネルの電界効果および
電荷結合デバイスを規定する開口を有するフォトレジス
ト・マスクとを形成し、（ｂ）前記基板の、前記フォト
レジスト・マスクで覆われていない領域中に、低い注入
量、高いエネルギでＰタイプの不純物を注入し、（ｃ）
前記基板の、前記窒化シリコン・マスクおよびフォトレ
ジスト・マスクの両者により覆われていない領域中に、
高い注入量、低いエネルギでＰ＾＋タイプの不純物を注
入し、（ｄ）窒化シリコン・マスクを除去し、 （ｅ）ゲート酸化物層を生長させ、 （ｆ）該ゲート酸化物層の上面にポリシリコン層を沈着
させ、（ｇ）該ポリシリコン層をエッチングして電荷転
送デバイスの第１のレベル電極とＮチャンネル電界効果
デバイスのゲートとを形成し、（ｈ）二酸化シリコンの
第２の転送電極の絶縁層を、その表面が前記第１の転送
電極間に露出するように、前記ポリシリコン層の上面に
生長させ、（ｉ）前記二酸化シリコンの第２の転送電極
の絶縁層の上面に第２のポリシリコン層を沈着させて第
２の電荷転送デバイスの第２の転送電極を規定し、（ｊ
）前記二酸化シリコン層をエッチングにより除去するこ
とにより、前記基板に不純物を拡散してＮ＾＋チャンネ
ルの電界効果デバイスおよび電荷転送デバイスを形成す
る領域の表面を露呈せしめ、（ｋ）Ｎタイプの不純物を
前記基板の露呈された表面に拡散せしめて、前記Ｎチャ
ンネル電界効果デバイスおよび電荷転送デバイス中にＮ
タイプの拡散領域を形成するとともに前記ポリシリコン
ゲートおよび第２のポリシリコン層中にＮタイプの拡散
領域を形成し、（ｌ）前記二酸化シリコン層にエッチン
グして、前記基板に、不純物を拡散しＰチャンネルの電
界効果デバイスのＰ＾＋タイプの拡散領域を規定し、（
ｍ）前記基板の表面の露呈された領域にＰタイプの不純
物を拡散せしめて、Ｐチャンネル電界効果デバイスのＰ
＾＋タイプの拡散領域を形成し、（ｎ）その表面をエッ
チングしてＮおよびＰチャンネルの電界効果デバイスお
よび電荷転送デバイスの所定部分へのコンタクト面を形
成せしめ、（ｏ）前記露出された表面に導電性の層を施
し、（ｐ）前記導電性の層をエッチングして相互結合回
路の導体部および集積回路のコンタクトを規定する。 １１ Ｎ＾＋タイプの不純物による第１のドーピングに
先立つて、窒化シリコン・マスクによつて覆われていな
い半導体基板の表面をエッチングする工程を包含し、該
エッチング工程は前記窒化シリコン・マスクの隣接周辺
下部の領域をエッチングすることを包含することを特徴
とする特許請求の範囲第１０項に記載の集積回路の製造
方法。 １２ 前記Ｐ＾＋タイプの不純物の拡散領域は硼素のイ
オン注入によつて行われ、その濃度は硼素が拡散されて
Ｎ＾＋にドープされた領域を部分的に補償するためのみ
に調節されることを特徴とする特許請求の範囲第１０項
に記載の集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000332884A CA1151295A (en) | 1979-07-31 | 1979-07-31 | Dual resistivity mos devices and method of fabrication |
| CA332884 | 1979-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5623779A JPS5623779A (en) | 1981-03-06 |
| JPS5925369B2 true JPS5925369B2 (ja) | 1984-06-16 |
Family
ID=4114828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55041132A Expired JPS5925369B2 (ja) | 1979-07-31 | 1980-03-28 | 集積回路の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4314857A (ja) |
| JP (1) | JPS5925369B2 (ja) |
| CA (1) | CA1151295A (ja) |
| DE (1) | DE3012363C2 (ja) |
| GB (2) | GB2056167B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3133468A1 (de) * | 1981-08-25 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie |
| DE3133841A1 (de) * | 1981-08-27 | 1983-03-17 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
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| JPH07109861B2 (ja) * | 1990-01-19 | 1995-11-22 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
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