JPS5843563A - 高度集積cmos電界効果トランジスタ回路の製造方法 - Google Patents

高度集積cmos電界効果トランジスタ回路の製造方法

Info

Publication number
JPS5843563A
JPS5843563A JP57146743A JP14674382A JPS5843563A JP S5843563 A JPS5843563 A JP S5843563A JP 57146743 A JP57146743 A JP 57146743A JP 14674382 A JP14674382 A JP 14674382A JP S5843563 A JPS5843563 A JP S5843563A
Authority
JP
Japan
Prior art keywords
implantation
ion implantation
channel
area
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57146743A
Other languages
English (en)
Inventor
ウルリツヒ・シユワ−ベ
エルウイン・ヤコプス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schuckertwerke AG
Siemens AG
Original Assignee
Siemens Schuckertwerke AG
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Schuckertwerke AG, Siemens AG filed Critical Siemens Schuckertwerke AG
Publication of JPS5843563A publication Critical patent/JPS5843563A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652Through-implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/053Field effect transistors fets
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/07Guard rings and cmos
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/106Masks, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はnチャネルトランジスタとpチャネルトラン
ジスタを収めるpビー1区域とnドープ区域う;半導体
基板内に作られ、トランジスタのしきい値電圧の値を調
節するためこれらの区域に適当なドーパントがイオン注
入によって入れられる高度集積cyos電界効果トラン
ジスタ回路の製造方法に関する。それぞれのイオン注入
に際してマスクとして使用される感光樹着、酸化シリコ
ン又は窒化シリコン等の構造の製作、および中間絶縁酸
化膜と導体路の製作は公知のMO8技術による製造工程
に従って行われる。
この発明の目的は所望の回路の製作に対してできるだけ
少数の工程段階で足り、しかも回路の構成素子の機能が
それによって1害されることのない、cMos1M造過
程を実施することでろる。
高度集積0M08回路を製作する従来の方法では、トラ
ンジスタのしきい値電圧を異った値に調整するため種々
の方法が採用されるが、これらは総て著しく手がかかる
ものである。例えばり、O。
Parillo et’ al  の論文(”、 Tw
in −Tub ’CMO8−A Techn’olo
gy for VLSIClrcults”、 Tec
hn。
Dig、工IDM 1980,29.1.p、752−
755)には基板内のnビー1図域とpピー1区域がC
MOEII過程において単一のマスクを使用して自己整
合式に作ることが記載されている。このように両区域を
自己整合式のイオン注入によって作るとイオン注入部分
の縁で二つのn型又はp型注入区域の間で打涌しドーピ
ングとなる欠点がある。その結果厚いフィード酸化膜部
のトランジスタのしきい値電圧が低くなり、横方向の寄
生pnpバイポーラトランジスタの・電流増幅度が高く
なり。
ラッチ・アップ確率と呼ば:れている寄生トランジスタ
の起動確率が増大す、不貴、このようなしきい値電圧の
低下は素子の破壊を招く。
両区域の外チャネルイオン注入とフィールドイオン注入
をも別々のマスクを使用して実施する別の方法も文献(
Y、 8akai、eiHal ’H1gh Pack
ingDensity、 Hlgh 8peed 0M
O8(Hl −MOS )Device  Techn
ology、Jap、、T、a′DplPhys。
18、 5upp1. l 8−1.  p、 7 B
 −78)に記−されているが、この方法の欠点は一連
のマスキング過程を必要とするためそれでなくても歩留
シの点で問題が多い0MO8製造工程を更に複雑にする
ことでろる。
Do Wltt Ongの論文(’ An^11−工m
plantedOCI)/ OM OS  Proce
ss@、工F! W B  Transact。
Electr、 Dev、、 KD−28(1981)
 p、 6−12)によりn型ドーザントのフィールド
・イオン注入にリンを使用することが公知である。リン
・イオンを注入するとある程度の横拡散が起りソース・
ドレン区域の縁端部において寄生縁端容量を増大させる
。これkよシ出人時間に対するスイッチング時間の比が
大入〈なり回路の特性を悪化させる。
これらの欠点の総てを避けるためこの発明はpチャネル
・トランジスタ用のnドープ区域に対しては特別のマス
クを使用せず、nチャネル・トランジスタとpチャネル
・トランジスタのフィールド・イオン注入とチャネル・
イオン注入にそれぞれ単一のマスクが使用されるように
する。
この発明による製造方法は次の工程に従って実施される
(a)  酸化物マスクによって所定区域以外の部分を
覆った後ホウ素イオン注入によpnドープ基板内にp型
区域を作る。
(b)  酸化物マスクを溶解除去する。
(C)全面的なリン、ヒ素又はアンチモンのイオン注入
によりn型区域を作ると同時にpチャネル区域にドープ
する。
1d)窒化シリコン層を後で行なわれるホウ素イ゛オン
注入に適合した厚さに析出させ、この層に構造を作って
トランジスタ予定区域が窒化物で覆われるようにする。
(、)  第一写真蝕刻過程を実施しp型区域以外の総
ての区域が感光樹脂で覆われるようにする。
(f)  二重ホウ素イオン注入を実施し、そあ際フィ
ールド区域1/(ドープする第一ホ゛つ素イオン注入は
窒化シリコイ層による々スキングが可能カ低いエネルギ
ーをもって行ない、n!チャネルにドープする第二ホウ
素イオン注入は窒化シリコン層でマスクされない高エネ
ルギーをもって行なう。
(g)  第一感光樹脂構造を除去した後第二写真蝕刻
過程を実施し、n型区域以外の総ての区域が感光樹脂で
覆われるようにする。
(h)  pチャネル・ト“ランジスタのフィールド区
域にドープするヒ素イオン注入を実施する。
区域を作る。          □ (1)窒化シリコンマスクを溶解除去する。
n型区域の形成とpチャネルのドーピングのための全面
的nドーパント注入の実施前に基板表面の全面に酸化膜
を作ることもこの発明の枠内にろる。
この発明の実施形態をこの発明の方法の種々の段階にお
いての処理品の断面を示した第1図乃至第6図について
この発明を更に詳細に説明する。
第1図:最初にp型置域(5)を基板内に作る。n+ド
ープのエピタキシャル[2(<100>s 1結晶、抵
抗率lO乃至50Ω3)を備えたnドープ・シリコン基
板lを出発材料とし、その表面に写真蝕刻によF) 7
00’ nm厚さの々スフ酸化膜構造3を設ける。p区
域形成のためのホウ素イオン注入4は注入イオン面密度
2 X 1012乃至I X 1013儒−2,イオン
エネルギー25乃至180 keVで行なう。p区域5
に注入されたドーパントを拡散によって拡げた後の構造
を竺1図に示す。
第2図:酸化膜3を全→1i去し基板(1,2)の表面
に迷走酸化物層♂をg’Onmの厚さに成長させ、リン
又はヒ素を全面的にイオン注入してpチャネルとn型区
域8を作る。
第1図、第2図から分るように両区域5と8の形成には
マスクが一つだけ使用され、マスクの位置合せ過程が不
必要となる。n区域8は専属のマスキング工程を必要と
せずリン又はヒ素の全面的イオシ注入(密度7 X l
 010乃至2’ X 1011cm−2゜イオンエネ
ルギー180keV)とそれに続く拡散処理によって作
られるから問題の多いマスク位置合せ操作は必要無くな
る。同時にリン又はヒ素のイオン注入7によりpチャネ
ル拳トランジスタのしきい値電圧が調整されるからこれ
によっても一つのマスキング工程が省略される。更に別
の大きす長所はpチャネル・トランジスタの篩状電圧の
低下を招くチャネル区域に対する高濃度の打消しドーピ
ングが省略されることでるる。
第3図:n区域8に対するリン又はヒ素注入イオンの拡
散処理後=l!tシリコン層を約120nm1□ の厚さに析出させこれに構造9を作る(マスクLOCO
8法)。
第4図:nチャネル・トランジスタのフィールドおよび
チャネルのイオン注入を単一のマスク(L O、C,9
Sマスク9)を使用しホウ素の2二重イオン注入10a
、、lObとして実施する。LOCOSマスク9の厚さ
は低エネルギーの第一ホウ素イオン注入10a(密度I
 X i 013cm−2,エネルギー25にθv)に
対しては完全なマスク作用があってフィールド区域11
だけに、注入が行われ、高工、ネルギーの第二ホウ素イ
オン注入tab(密度8×10” cm−2,エネルギ
ー80 kej)に対しては透過性でろ2てチャネル区
域!2に注入が行われるように設定される。両方のホウ
素イオ、ン注入10aと10bの注入量は薄い酸化膜の
nチャネルトランジスタのしきい値電圧と厚いp(Is
膜のトランジスタ(二重にイオン注入されたフィールド
区域)のしきい値電圧の双方がそれぞれ特定の値に調整
されるように選ぶ。p区域5以外の総ての区域はホウ素
イオン注入10aと10bに際して第−感光樹脂構造1
3によって被覆される。
第5図:第一感光樹脂構造13を除去して第二感光樹脂
構造14を設け、n区域8?L外の総ての区域がこの感
光樹脂層によって覆われるようにする。ここでpチャネ
ル・トランジスタのフィールトイすン注入15をイオン
密度5 X 1.0”乃至5X 1013ryn−2,
イオン豊ネルギー60乃至18.Oke、Nrをもって
実施する。普通に使用されているリンに比べてヒ素の拡
散係数が小さいから横方向の拡散波がりは著しく少ない
。そのためソース・ドレン区域の縁端の寄生容量も20
乃至3,0%低下しスイッチング時間が改善される。
第6図:感光樹脂構造14を溶解除去した後窒化シリコ
ンマスク9を使用する局部酸化によシフイールド区域1
7を11000n厚さに形成させる。以後の工程段は窒
化物マスク9を除去した後0MO8技術の公知工程に従
って実施される。
【図面の簡単な説明】
第1図乃〒第6図はこの発明の工程に従つ丁製作される
半導体デバイスの種々の工程段階においての構造を示す
断面図でめる。 1・・・半導体基板、2・・・エピタキシャル成長層。 5・・・nチャネルトランジスタ用のp型区域、8・・
・pチャネルトランジスタ用のn型区域。 □ FIG 2 FIG・3

Claims (1)

  1. 【特許請求の範囲】 l)次の工程段: <a>  nドープ基板(1,2)内にnチャネル゛・
    トランジスタ用のp型置域(5)を酸化物マスク(3)
    によって残りの部分をマスクした後にホウ素イオン注入
    (4)によって作る。“      ・ (b)  酸化物′マスク(3)を溶解除去する。 (?2)全面的のリン、ヒ素又はアンチモンのイオン注
    入によってpチャネルトランジスタ用のn型区域(8)
    を作りpチャネルのドーピングを行なう、′− (d)  窒化シリコン層(9)を後で行われるホウ素
    イオン注入(lOa、1Ob)に適合した厚さに析出さ
    せ、仁れに構造を作ってトランジスタに予定された区域
    が窒化物層(9)で覆われているようにする。 (θ)・p型置域(5)以外の区域を感光樹脂層(’ 
    l 3 )でi覆し噌第−写真蝕刻過程を実施する。 
        “ (f)  二重ホウ素イオン注入(10a’、 1’O
    b )を実施し、その中フィールド区域(11)のドー
    ピングには窒イビシリコン層(9)によってマスクされ
    る低エネルギーの第一ホウ漏イオン注入(10a’ )
    を採用し、nチャネル(12)のドーピングには窒化シ
    リコン層(9)によってマスクされない高エネルギーの
    第二ホウ素イオン注入(10b)を採用する。 ′(g)第一感光樹脂構造(13)を除去し、n型区域
    (8)以外の区域は感光樹脂層(14)で覆われたまま
    にして第二写真蝕刻過程r  1番実施する。 (h)  pチャネル・トランジスタのフィールド区域
    ’(16”)のドーピングにヒ素イオン注入(15)を
    実施する。 (1)  感光樹脂構造(14)を溶解除去する。 (k)  窒化シリコノ層(9)をマスクとして使用し
    局部的の酸化によシフイールド酸化膜区域(17)を形
    成する。 (1)  窒化シリコンマスク(9)を溶解除去する。 によることを特徴とするnチャネルおよびpチャネルト
    ランジスタを収容するp型およびn型ドープ区域が基板
    内に作られ、これらの区域1c ) 2ンジスタのしき
    い値電圧を種々の値に調節するため適当なドーパントが
    多重イオン注入によって打ち込まれ、それぞれのイオン
    注入に際してマスクとして感光樹脂構造が使用されるか
    めゐい一酸化シリコン又は窒i・、・。 化シリコンの構造、j4使用される高度集積CMO8電
    界効果トランジスタ回路の製造方法。 2)工程段(0)においてn型区域(8)の形成とpチ
    ャネルのドーピングのための全面的イオン注入(7)に
    先立って基板表面に酸化膜(6)を全面的に作成するこ
    とを特徴とする特許請−求の範囲第1項記載の方法。 3)基板(1)として(100)面を表面としlO乃至
    50Ω/ cm K n型ドープされたシリコン結晶板
    あるいはn+ドープシリコン基板(1)上の同様な特性
    の工ぐタキシャル層を使用することを特徴とする特許請
    求の範囲第1項又は第2項記載の方法。 4)工程段(C)にお−てりン、ヒ素又゛はアンチモン
    のイオン注入(7)の注入密度とイオンエネルギーを5
     X 1 ’010乃至5 X l O”cm−2およ
    び25乃至200 keVに選ぶことを特徴□、 とする特許請求の範囲第1項乃至第3項のい:。1 ずれかに記載の方法。 ゛・:、: 5)工程数(+1)l’□緬トいて窒化シリコン層(9
    )の厚さを60乃至180nmに選ぶことを特徴とする
    特許請求の範囲第1項乃至第4項のいずれかに記載の方
    法。 6)第一ホウ素イオン注入(10a)の注入密度とイオ
    ンエネルギーを3IfXIO12乃至−5X 1013
    cm−2hよびl O乃至35 keV K ・選び、
    第二ホウ素イオン注入(10b)oそれらヲl X l
     O” 乃至2 X 1012cm−2オヨヒ50乃至
    I S OkeV  に1ぶことを特徴とする特許請求
    の範囲第1項乃至第5項のいずれかに記載の方法。 7)窒化シリコン膚(9)の厚さを120 nmに、第
    一ホウ素イオン注入(10a)の注入密度とイオンエネ
    ルギーを、I X 1013cm−27!:25 ke
    Vに、第二ホウ素イオン佳入(iob)のそれらf 8
     X 10” cm−2と80 k−eV K11lぶ
    ことを特徴とする特許請求の範囲第5項または第6項記
    載の方法。 8)工程段(h)においてヒ素イオン注入(15)の注
    入密度とイオンエネルギーを5 X l O”7)至I
     X l 013cm−2オJ:ヒ60乃、fil 8
    0keVに選ぶことを特徴とする特許請求の範囲第1項
    乃至第7項のいずれかに記載の方法。
JP57146743A 1981-08-27 1982-08-24 高度集積cmos電界効果トランジスタ回路の製造方法 Pending JPS5843563A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE31338410 1981-08-27
DE19813133841 DE3133841A1 (de) 1981-08-27 1981-08-27 Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen

Publications (1)

Publication Number Publication Date
JPS5843563A true JPS5843563A (ja) 1983-03-14

Family

ID=6140210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57146743A Pending JPS5843563A (ja) 1981-08-27 1982-08-24 高度集積cmos電界効果トランジスタ回路の製造方法

Country Status (6)

Country Link
US (1) US4459741A (ja)
EP (1) EP0073942B1 (ja)
JP (1) JPS5843563A (ja)
AT (1) ATE27751T1 (ja)
CA (1) CA1187210A (ja)
DE (2) DE3133841A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61501736A (ja) * 1984-03-29 1986-08-14 ヒユ−ズ・エアクラフト・カンパニ− Vlsi用ラッチ・アップ抵抗性cmos構造

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5955054A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体装置の製造方法
DE3314450A1 (de) * 1983-04-21 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
DE3340560A1 (de) * 1983-11-09 1985-05-15 Siemens AG, 1000 Berlin und 8000 München Verfahren zum gleichzeitigen herstellen von schnellen kurzkanal- und spannungsfesten mos-transistoren in vlsi-schaltungen
US4554726A (en) * 1984-04-17 1985-11-26 At&T Bell Laboratories CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well
US4558508A (en) * 1984-10-15 1985-12-17 International Business Machines Corporation Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step
US4656730A (en) * 1984-11-23 1987-04-14 American Telephone And Telegraph Company, At&T Bell Laboratories Method for fabricating CMOS devices
DE3662627D1 (en) * 1985-06-03 1989-05-03 Siemens Ag Method of simultaneously producing bipolar and complementary mos transistors as a common silicon substrate
ATE59917T1 (de) * 1985-09-13 1991-01-15 Siemens Ag Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US4889825A (en) * 1986-03-04 1989-12-26 Motorola, Inc. High/low doping profile for twin well process
EP0260271A1 (en) * 1986-03-04 1988-03-23 Motorola, Inc. High/low doping profile for twin well process
IT1213457B (it) * 1986-07-23 1989-12-20 Catania A Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca.
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
KR900005354B1 (ko) * 1987-12-31 1990-07-27 삼성전자 주식회사 Hct 반도체 장치의 제조방법
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
KR940003218B1 (ko) * 1988-03-24 1994-04-16 세이꼬 엡슨 가부시끼가이샤 반도체 장치 및 그 제조방법
US5206535A (en) * 1988-03-24 1993-04-27 Seiko Epson Corporation Semiconductor device structure
IT1225612B (it) * 1988-07-29 1990-11-22 Sgs Thomson Microelectronics Processo di fabbricazione di dispositivi integrati cmos con lunghezza di gate ridotta e transistori a canale superficiale
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
JP2504567B2 (ja) * 1989-06-14 1996-06-05 株式会社東芝 半導体装置の製造方法
US5218224A (en) * 1989-06-14 1993-06-08 Kabushiki Kaisha Toshiba Semiconductor device including inversion preventing layers having a plurality of impurity concentration peaks in direction of depth
KR930000876B1 (ko) * 1990-03-09 1993-02-08 금성일렉트론 주식회사 질화막을 이용한 고에너지 이온 주입 저지방법
US5212111A (en) * 1992-04-22 1993-05-18 Micron Technology, Inc. Local-oxidation of silicon (LOCOS) process using ceramic barrier layer
DE4404757C2 (de) * 1994-02-15 1998-08-20 Siemens Ag Verfahren zur Herstellung eines einem Graben benachbarten Diffusionsgebietes in einem Substrat
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
KR100214235B1 (ko) * 1995-05-24 1999-08-02 가네꼬 히사시 반도체 장치 및 그 제조방법
US5525535A (en) * 1995-07-26 1996-06-11 United Microelectronics Corporation Method for making doped well and field regions on semiconductor substrates for field effect transistors using liquid phase deposition of oxides

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4979189A (ja) * 1972-11-01 1974-07-31
JPS516681A (en) * 1974-07-05 1976-01-20 Sharp Kk Ccmos handotaisochino seizohoho
JPS5160172A (en) * 1974-11-21 1976-05-25 Suwa Seikosha Kk mos gatahandotaisochino seizohoho
JPS5270779A (en) * 1975-12-09 1977-06-13 Fujitsu Ltd Manufacture of complementary-type integrated circuit
JPS5327375A (en) * 1976-08-26 1978-03-14 Fujitsu Ltd Production of semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151635A (en) * 1971-06-16 1979-05-01 Signetics Corporation Method for making a complementary silicon gate MOS structure
US3920481A (en) * 1974-06-03 1975-11-18 Fairchild Camera Instr Co Process for fabricating insulated gate field effect transistor structure
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
JPS5248979A (en) * 1975-10-17 1977-04-19 Mitsubishi Electric Corp Process for production of complementary type mos integrated circuit de vice
JPS5333074A (en) * 1976-09-08 1978-03-28 Sanyo Electric Co Ltd Production of complementary type insulated gate field effect semiconductor device
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
IT1166587B (it) * 1979-01-22 1987-05-05 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari ad alta integrazione per tensioni elevate
CA1151295A (en) * 1979-07-31 1983-08-02 Alan Aitken Dual resistivity mos devices and method of fabrication
US4282648A (en) * 1980-03-24 1981-08-11 Intel Corporation CMOS process
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
US4369072A (en) * 1981-01-22 1983-01-18 International Business Machines Corp. Method for forming IGFET devices having improved drain voltage characteristics

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4979189A (ja) * 1972-11-01 1974-07-31
JPS516681A (en) * 1974-07-05 1976-01-20 Sharp Kk Ccmos handotaisochino seizohoho
JPS5160172A (en) * 1974-11-21 1976-05-25 Suwa Seikosha Kk mos gatahandotaisochino seizohoho
JPS5270779A (en) * 1975-12-09 1977-06-13 Fujitsu Ltd Manufacture of complementary-type integrated circuit
JPS5327375A (en) * 1976-08-26 1978-03-14 Fujitsu Ltd Production of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61501736A (ja) * 1984-03-29 1986-08-14 ヒユ−ズ・エアクラフト・カンパニ− Vlsi用ラッチ・アップ抵抗性cmos構造

Also Published As

Publication number Publication date
DE3276558D1 (en) 1987-07-16
EP0073942A3 (en) 1984-10-17
EP0073942A2 (de) 1983-03-16
DE3133841A1 (de) 1983-03-17
US4459741A (en) 1984-07-17
ATE27751T1 (de) 1987-06-15
CA1187210A (en) 1985-05-14
EP0073942B1 (de) 1987-06-10

Similar Documents

Publication Publication Date Title
JPS5843563A (ja) 高度集積cmos電界効果トランジスタ回路の製造方法
US4507847A (en) Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor
US5024965A (en) Manufacturing high speed low leakage radiation hardened CMOS/SOI devices
JPS5925369B2 (ja) 集積回路の製造方法
US5001073A (en) Method for making bipolar/CMOS IC with isolated vertical PNP
JPH0576190B2 (ja)
EP0196757A2 (en) Semiconductor device comprising a bipolar transistor and a MOS transistor and method of manufacturing the same
US6211001B1 (en) Electrostatic discharge protection for salicided devices and method of making same
JPH0555484A (ja) 半導体装置の製造方法
JPH10308458A (ja) Cmos素子の製造方法
JP3031880B2 (ja) 半導体装置およびその製造方法
KR100324931B1 (ko) 반도체장치 및 그의 제조방법
JP2001093997A (ja) 混合信号回路用集積バイポーラ接合形トランジスタ
JPS6184059A (ja) 固体撮像装置
US6383855B1 (en) High speed, low cost BICMOS process using profile engineering
JPS6017943A (ja) 半導体装置の製造方法
JPH1055976A (ja) 種々の埋められた領域を有する半導体装置の製造方法
JPH023270A (ja) Hct半導体装置の製造方法
JP2860483B2 (ja) 半導体装置の製造方法
JP3013784B2 (ja) BiCMOS集積回路の製造方法
JP2979864B2 (ja) 半導体集積回路装置の製造方法
JP3084732B2 (ja) Bi―CMOS集積回路の製造方法
JP3172997B2 (ja) Bi−CMOS半導体装置の製造方法
KR920000832B1 (ko) BiCMOS트랜지스터의 제조방법
KR950014113B1 (ko) 반도체장치의 제조방법