KR900005354B1 - Hct 반도체 장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

HCT 반도체 장치의 제조방법
제1도는 씨모오스 인버어터의 회로도.
제2도는 상기 제1도의 a영역의 단면도.
제3a도-3(i)도는 본 발명에 따른 제조공정도.
본 발명은 HCT(High Speed CMOS TTL)반도체 장치의 제조방법에 관한 것으로 특히 필드 영역의 캐패시턴스를 조절하여 반도체 장치의 동작속도를 조절하는 반도체 장치의 제조방법에 관한 것이다.
일반적으로 로직(Logic)회로에 사용되는 반도체 장치의 동작속도를 조절할 수 있는 요소는 회로설계(Design)과 제조공정(Process)의 두가지가 있으며 그중에서 제조공정에 의한 속도조절은 필드 산화막 두께에 의한 기생 캐패시턴스의 량을 조절함으로 가능하다.
기생 캐패시턴스의 량을 조절하면 저항성분과 기생 캐패시턴스에 의해 결정되는 시간의 함수 시정수 τ가 변화하게 되므로 필드 산화막의 두께를 조절하여 제조공정에 의해 조절될 수 있는 반도체 장치의 동작속도는 어느정도 커버(Cover)할 수 있다.
제1도는 P형 모오스 전계효과 트랜지스터(PMOS)와 N형 모오스 전계효과 트랜지스터(NMOS)를 구비하여 입력데이터 Vi의 반전된 출력데이터 Vo를 출력하는 통상적인 씨모오스 인버어터를 도시한 것이다.
제2도는 제1도의 빗금친 NMOS와 PMOS 사이이 필드 영역 a의 단면도를 도시한 도면으로서 도면을 참조하면 영역(1)은 N형 반도체 기판 영역이고, 영역(2)는 NMOS가 형성될 P형 웰 영역이며, 영역(3)은 P-웰을 오믹콘택하는 영역이고, 영역(4)는 NMOS의 드레인이 되는 N+영역이며, 영역(5)는 N+의 스톱채널(Stop Channel) 영역이고, 영역(6)은 PMOS의 드레인이 되는 P+영역이며, 영역(7)은 필드 산화막이고, 영역(8)은 PMOS의 드레인과 NMOS의 드레인을 연결하는 금속라인이다.
상기와 같은 씨모오스 구조에서는 필드 산화막(7)이 하부영역이 고농도 P+영역과 저농도 N-영역으로 형성되어 있으므로 필드 영역의 캐패시턴스를 조절하기가 곤란하였다.
그러므로 종래에는 필드 산화막 두께를 높게 하는 AHCT 공정과 필드 산화막의 두께를 낮게하는 HCTLS 공정의 두 방법으로 제조방법을 이원화하여 실시하므로 생산에 많은 어려움이 있었다.
따라서 본 발명의 목적은 필드 산화막의 두께 조절이 용이하고 제조방법을 일원화 할 수 있는 반도체 장치의 제조방법을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제3a도-3(i)도는 본 발명에 따른 실시예의 제조공정도로서 씨모오스 인버어터를 제조하는 제조 공정의 단면도이다.
도면을 참조하면 먼저 N-실리콘 반도체 기판(10)상에 통상의 산화막 형성 공정으로 초기 산화막(11)을 2000-3000Å 정도의 두께로 형성한다.
그 다음 N형 모오스 전계효과 트랜지스터가 형성될 P형 웰 영역을 형성하기 위하여 기판(10)상부 전면에 포토레지스트를 도포하고 통상의 사진공정으로 P형 웰이 형성될 영역 상부에 창(12)을 형성할 포토레지스트 마스크 패턴(13)을 형성한다.
그 다음 상기 포토레지스트 마스크 패턴(13)을 식각 마스크로 하여 창(12)영역의 노출된 초기 산화막(11)을 식각한 후 P-웰을 형성하기 위하여 2×1013-3×1013ions/㎠의 도우즈(Dose)로 에너지는 40-50KeV로 하여 붕소(Boron)이온 주입을 하여 P형 이온주입 영역(14)을 제3a도와 같이 형성한다.
그 다음 P-웰 영역을 형성하기 위하여 포토레지스트 마스크 패턴을 제거한 후 통상의 드라이브인(Drive-in)공정으로 상기 P형 이온주입 영역(14)의 P형 이온들을 재분포(또는 확산)시켜 P-웰(15)을 형성한다.
이 공정시 P-웰의 접합깊이(Junction Depth)는 5-6㎛ 정도가 되도록 하며 이때 P-웰 (15)영역 상부에는 5000-5500Å 정도의 산화막이 성장하게 된다.
그 다음 상기 기판(10)상부의 초기 산화막(11)과 도면에 도시되지 않았으나 드라이브인 공정에서 성장한 산화막을 모두 제거한다.
그 다음 기판상부 전면에 150-200Å 두께의 제1산화막(16)을 성장시키고 상기 제1산화막(16)전면에 Si3N4인 질화막(17)을 통상의 CVD 방법으로 도포한다.
그 다음 상기 질화막(17)상부에 포토레지스트를 도포하고 통상의 사진공정으로 N형 모오스 트랜지스터가 형성될 P-웰 영역(18)과 P형 모오스 트랜지스터가 형성될 기판 상부영역(19)과 P웰 영역의 에지부분의 P+오믹 접촉이 형성될 영역(20)과 N+스톱채널 영역(21)상부가 마스킹된 포토레지스트 마스크 패턴(22)을 제3b도와 같이 형성한다.
그 다음 상기 포토레지스트 마스크 패턴(22)을 식각 마스크로 하여 노출된 질화막(17)을 식각하고 기판상부의 상기 포토레지스트 마스크 패턴(22)을 제거한 후 통상의 열처리 공정으로 필드 산화막(23)을 1100Å정도의 두께로 성장시킨다.
이 공정에서는 확산의 히팅 사이클(Diffusion Heating Cycle)을 조절하여 필드 산화막(23)의 두께를 자유로이 조절할 수 있으며 상기에서는 인버어터를 "하이"스피드(High Speed)로 하기위해 필드 산화막의 두께는 1100Å 정도로 하였으나 "로우"스피드(Low Speed)로 할 경우 필드 산화막의 두께를 700Å,500Å,300Å 등으로 조절할 수도 있으며 또한 필드 산화막을 성장하는 공정을 하지 않을 수도 있다.
그 다음 N형 모오스 트랜지스터의 드레인 및 소오스와 스톱채널 영역을 형성하기 위하여 상기 기판(10) 상부 전면에 포토레지스트를 도포하고 통상의 사진공정으로 N형 모오스 트랜지스터의 드레인 및 소오스가 형성될 영역(24)과 스톱채널 영역(25)을 제외한 영역이 마스킹 된 포토레지스트 마스크 패턴(26)을 제3c도와 같이 형성한 후 상기 포토레지스트 마스크 패턴(26)을 식각 마스크로 하여 노출된 질화막(17)을 식각한다. 그 다음 상기 포토레지스트 마스크 패턴(26)을 이온주입 마스크로 하여 1×1015-3×1015ions/㎠로 하고 에너지는 50-60KeV 정도인 인이온주입을 한 후 도우즈는 2×1015-4×1015ions/㎠이고 에너지는 70-80KeV로 비소이온 주입을 하여 N+이온주입 영역(27)(28)을 형성한다.
상기와 같이 인과 비소이온의 2차 이온주입을 하면 N형 모오스 트랜지스터의 접합 브레이크 다운 전압(Junction Breakdown Voltage)이 증가되어 N형 모오스 전계효과 트랜지스터의 특성이 향상된다.
그 다음 기판상부의 포토레지스트 마스크 패턴(26)을 제거한 후 통상의 열처리 공정으로 상기 N+이온주입 영역(27)(28)을 활성화하여 N형 모오스 트랜지스터의 드레인 및 소오스(29)와 스톱채널 영역(30)을 형성한다.
이 공정에서 형성되는 N+영역의 접합 깊이는 0.5㎛ 정도이며 이때 N+영역(29)(30)상부에는 1000Å의 산화막(31)이 형성된다.
그 다음 P형 모오스 트랜지스터의 드레인 및 소오스와 P웰의 오믹 콘택을 위한 P+영역을 형성하기 위하여 상기 기판상부 전면에 포토레지스트를 도포하고 통상의 사진공정으로 P형 모오스 트랜지스터의 드레인 및 소오스가 형성될 영역(32)과 P웰의 오믹콘택을 위한 P+가 형성될 영역(33)을 제외한 영역이 마스킹된 포토레지스트 마스크 패턴(34)을 제3d도와 같이 형성한 후 상기 포토레지스트 마스크 패턴(34)을 식각 마스크로 하여 노출된 질화막(17)을 식각한다.
그 다음 상기 포토레지스트 마스크 패턴(34)을 이온주입 마스크로 하여 도우즈를 1×1015-2×1015ions/㎠로 에너지는 30-50KeV로 붕소 이온주입을 하여 P+이온 주입영역(35)(36)을 형성한다.
그 다음 기판상부의 포토레지스트 마스크 패턴(34)를 제거한 후 통상의 열처리 공정으로 상기 P+이온주입 영역(35)(36)을 활성화하여 P형 모오스 트랜지스터의 드레인 및 소오스(37)와 P웰의 오믹 콘택을 위한 P+영역(38)을 형성한다.
이 공정에서 형성되는 P+영역의 접합 깊이는 0.7㎛ 정도이며 P+영역(37)(38)상부에는 N+영역(29)(30)상부와 같이 1000Å 두께의 산화막(39)이 형성되게 한다.
그 다음 기판상부에 남아 있는 질화막(17)을 제거하고 모오스 트랜지스터의 게이트가 형성될 영역의 제1산화막(16)을 제거한 후 게이트 산화막(40)을 300-400Å 두께로 성장한다.
그 다음 N형 모오스 트랜지스터의 드레인 및 소오스영역(29)과 P형 모오스 트랜지스터의 드레인 및 소오스영역(37)상부에 콘택영역을 형성하기 위하여 기판 상부 전면에 포토레지스트를 도포한 후 통상의 사진공정으로 포토레지스트 마스크 패턴(43)을 제3e도와 같이 형성한다.
그 다음 상기 포토레지스트 마스크 패턴(43)을 식각 마스크로 하여 N+영역(29)과 P+영역(37)상부에 접속창(41)(42)을 형성한 후 기판상부의 포토레지스트 마스크 패턴(43)을 모두 제거한다.
그 다음 모오스 트랜지스터의 각 전극을 형성하기 위하여 기판 전면에 통상의 금속 도포방법으로 제1금속막을 도포하고 각 전극을 패터닝 하기위해 상기 제1금속막 상부에 포토레지스트(45)를 도포하고 통상의 사진식각 공정으로 금속전극을 (44a)(44b)(44c)(44d)(44e)을 제3f도와 같이 형성한 후 기판상부에 남아 있는 포토레지스트 마스크 패턴(45)을 제거한다. 상기 도시한 반도체 장치는 씨모오스 인버어터를 도시한 것이므로 전극(44c)는 N형 모오스 트랜지스터의 드레인 전극과 P형 모오스 트랜지스터의 전극이 접속되어 형성된다.
그 다음 상기 기판상부에 저온 산화막(46)을 형성하고 이후 형성되는 제2금속막과 상기 제1금속막을 접속하기 위하여 기판상부 전면에 포토레지스트(47)를 도포한 후 통상의 사진식각 공정으로 저온 산화막(46)의 패턴을 제3g도와 같이 형성하고 기판상부의 포토레지스트 마스크 패턴(47)을 제거한다.
그 다음 기판상부 전면에 통상의 금속도포 방법으로 제2금속막(48)을 도포하여 제1금속막(44)과 제2금속막(48)을 연결시키고 제2금속막(48)상부에 포토레지스트(49)를 도포한 후 통상의 사진식각 공정으로 제2금속막(48)의 패턴을 제3h도와 같이 형성한다.
그 다음 상기 기판상부의 포토레지스트 마스크 패턴(49)을 모두 제거하고 기판상부에 반도체 장치의 표면안정화(Passivation)을 위하여 보호막층(50)을 제3i도와 같이 형성한다.
상술한 바와같이 본 발명은 필드 산화막 영역의 캐패시턴스를 용이하게 조절할 수 있으므로 종래 이원화 되어있는 제조공정을 일원화 할 수 있을 뿐만 아니라 반도체 장치의 동작속도를 용이하게 조절할 수 있는 이점이 있다.
또한 본 발명의 로직 회로에 사용되는 모든 반도체 장치의 제조에 사용할 수 있다.

Claims (5)

  1. 반도체 장치의 제조방법에 있어서, 제1도전형의 실리콘 반도체 기판(10)상의 소정 영역에 제2도전형의 웰 영역(15)을 형성하는 제1공정과, 상기 기판(10)상부에 제1산화막 (16)과 질화막을 순차적으로 형성하는 제2공정과, 상기 웰 영역 상부에 제1모오스 트랜지스터의 드레인 및 소오스(29)와 기판의 소정영역에 스톱채널영역(30)을 형성하는 제3공정과, 상기 기판상부의 스톱채널 영역(30)사이에 제2모오스 트랜지스터의 드레인 및 소오스(37)와 상기 웰(15)에 에지영역에 오믹접촉 영역(38)을 형성하는 제4공정과, 기판상부의 질화막을 제거하고 제1 및 제2 모오스 트랜지스터의 게이트 영역의 제1 산화막(16)을 제거한 후 게이트 산화막을 형성하기 위하여 기판전면에 산화막(40)을 형성하는 제5공정과, 상기 제1 및 제2모오스 트랜지스터의 소오스 및 드레인 접속을 위한 접속창(41)(42)을 형성하는 제6공정과, 제1 및 제2모오스 트랜지스터의 각 전극을 형성하기 위하여 제1금속막(44a)(44b)(44c)(44d)(44e)의 패턴을 형성하는 제7공정과, 상기 제1금속막 상부에 제1금속막을 소정부위와 절연시키기 위하여 저온 산화막(46)의 패턴을 형성하는 제8공정과, 상기 저온산화막으로 이격되어 제1금속막과 절연되고 접속창을 통해서 제1금속막과 접속되는 제2금속막(48)의 패턴을 형성하는 제9공정과, 상기 제2금속막(48)상에 보호막층(50)을 형성하는 제10공정을 구비하여 상기 공정의 연속으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 제2공정 후 제2도전형의 웰의 에지영역(20)과, 상기 웰(15)상부의 제1모오스 트랜지스터가 형성될 영역(18)과, 기판상부의 제2모오스 트랜지스터가 형성될 영역(19)과, 상기 영역(19)둘레에 형성될 스톱채널 영역(21)상부의 질화막(17)을 제거하고 열처리 공정으로 상기 질화막이 노출된 영역에 필드 산화막(23)을 형성함을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 제2도전형의 웰(15)은 2×1015-3×1015ions/㎠의 도우즈로 에너지는 40-50KeV로 하여 제2도전형의 이온주입을 한 후 열처리 하여 접합깊이가 5-6㎛로 형성함을 특징으로 하는 반도체 제조방법.
  4. 제1항에 있어서, 제1모오스 트랜지스터의 드레인 및 소오스(29)와 스톱 채널영역(30)은 인 또는 인과 비소이온을 이온 주입하고 열처리하여 소정의 깊이로 형성함을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 제2모오스트랜지스터의 드레인 및 소오스(37)와 웰 에지영역의 오믹접촉 영역(38)은 제1도전형의 이온주입을 하고 열처리하여 제1모오스 트랜지스터의 드레인 및 소오스(29)의 접합 깊이보다 깊게 형성함을 특징으로 하는 반도체 장치의 제조방법.
KR1019870015551A 1987-12-31 1987-12-31 Hct 반도체 장치의 제조방법 KR900005354B1 (ko)

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