FR2625609A1 - Procede de fabrication d'un dispositif cmos rapide - Google Patents

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Abstract

L'invention concerne la technologie des semiconducteurs. L'invention procure un procédé de fabrication de dispositifs à semiconducteurs CMOS rapides, dans lequel on peut définir la vitesse de fonctionnement d'un dispositif en ajustant la capacité de sa région de champ. On effectue ceci en agissant sur l'épaisseur de cette région, qui est déterminée par la commande de cycles thermiques de diffusion au cours de la séquence de fabrication. Le dispositif peut consister en un inverseur CMOS comprenant un transistor NMOS dont les régions de source et de drain 29, 29 sont formées dans un caisson P, et un transistor PMOS dont la source et le drain 37, 37 sont formés dans un substrat N. 10. Application aux circuits CMOS rapides.

Description

La présente invention concerne un procédé de fabrication d'un dispositif à semiconducteurs rapide de type
CMOS TTL (encore appelé "HCT"), et elle porte en particulier sur un procédé pour ajuster la vitesse de fonctionnement du dispositif à semiconducteurs au moyen de la capacité dans sa région de champ.
La vitesse de fonctionnement d'un dispositif à semiconducteurs qui est utilisé dans un circuit logique est commandée de façon générale par deux facteurs, qui sont la conception du circuit et son processus de fabrication. On peut commander la vitesse de fonctionnement par le processus de fabrication en réglant la capacité parasite qui résulte de l'épaisseur de sa couche d'oxyde de champ. Du fait qu'il devient possible de changer, par le réglage de la capacité parasite, la constante de temps 'C de la fonction du temps qui est déterminée par la composante de résistance et par la capacité parasite, on peut commander dans une certaine mesure la vitesse de fonctionnement d'un dispositif à semiconducteurs en ajustant l'épaisseur de la couche d'oxyde de champ dans le processus de fabrication.
La figure 1 représente un inverseur CMOS classique qui comprend un transistor à effet de champ PMOS et un transistor à effet de champ NMOS, dans lequel les données d'entrée Vi sont inversées pour donner les données de sortie Vo.
En se référant à la figure 2, qui est une coupe d'une région de champ entre les transistors NMOS et PMOS qui est hachurée sur la figure 1, on note que la région 1 représente un substrat semiconducteur de type N, la région 2 représente une région de caisson de type-P pour la formation du transistor
NMOS, la région 3 représente un contact ohmique du caisson P, la région 4 représente une région N+ pour le drain du transistor NMOS, la région 5 représente une région d'arrêt de canal de type N+, la région 6 représente une région P+ pour le drain du transistor PMOS, la région 7 représente une couche d'oxyde de champ, et la région 8 représente une ligne en métal destinée à connecter les drains des transistors PMOS et NMOS.Dans une telle structure CMOS, du fait que la région #us-jacente à la couche d'oxyde de champ 7 est formée par une région P+ à concentration élevée et par une région
N- à faible concentration, il est difficile de régler la ca pacité de la région de champ. Le procédé de l'art antérieur exige donc généralement deux séquences de traitement, dont l'une est ce qu'on appelle un traitement AHCT qui augmente l'épaisseur de la couche d'oxyde de champ, et l'autre est un traitement HCTLS qui diminue l'épaisseur de la couche d'oxyde de champ. Ceci rend donc la fabrication complexe.
Un but de l'invention est de procurer un procédé de fabrication d'un dispositif à semiconducteurs qui permette de définir aisément l'épaisseur d'une couche d'oxyde de champ au moyen d'une seule séquence de traitement.
L'invention procure un procédé de fabrication d'un dispositif à semiconducteurs comprenant les opérations suivantes : on forme un caisson d'un second type de conductivité dans une région prédéterminée sur la surface supérieure d'un substrat semiconducteur en silicium d'un premier type de conductivité, on forme successivement une première couche d'oxyde et une couche de nitrure sur la surface supérieure du substrat, on forme des régions d'arrêt de canal dans des régions prédéterminées du substrat, et le drain et la source d'un premier transistor MOS sur la surface superieume du caisson, on forme des régions de contact ohmique dans le bord du caisson, et le drain et la source du second transistor MOS entre les régions d'arrêt de canal, on forme une couche d'oxyde sur la totalité de la surface du substrat, pour former une couche d'oxyde de grille après l'enlèvement de la couche de nitrure et de la première couche d'oxyde dans les régions de grille des premier et second transistors MOS, on forme des fenêtres de contact pour la prise de contact avec la source et le drain des premier et second transistors
MOS, on forme hn motif consistant en une première couche de métal, de façon à former les électrodes des premier et second transistors MOS, on forme un motif consistant en une couche d'oxyde à basse température, sur la première couche de métal, afin de l'isoler d'une partie prédéterminée, on forme un motif consistant en une seconde couche de métal, connectée avec la première couche de métal par l'intermédiaire des fenêtres de contact, cette seconde couche de métal étant isolée de la première couche de métal par la couche d'oxyde à basse température, et on forme une couche de protection sur la seconde couche de métal.
L'invention sera mieux comprise à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d'exemple non limitatif. La suite de la description se réfère aux dessins annexés sur lesquels
La figure 1 est un schéma de circuit d'un inverseur
CMOS classique;
La figure 2 est une coupe d'une région a de la figure 1; et
Les figures 3A-3I illustrent des phases respectives du procédé de fabrication conforme à l'invention.
Les figures 3A à 31 montrent des représentations en coupe qui illustrent le procédé de fabrication conforme à l'invention, pour un inverseur CMOS. On forme initialement sur un substrat semiconducteur en silicium de type N, 10, une couche d'oxyde 11 ayant une épaisseur d'environ 200-300 nm.
Pour former une région de caisson de type P, dans le but de fabriquer un transistor NMOS, on dépose une résine photosensible sur-la totalité de la surface supérieure du substrat 10 et, par des opérations de photolithographie classique, on forme un motif de masque de résine photosensible 13, pour obtenir une fenêtre 12 sur une région destinée à la formation du caisson de type P. Après enlèvement par gravure des parties de la couche d'oxyde initiale 11 qui sont mises à nu à travers la fenêtre 12, en employant en tant que masque le motif de masque de résine photosensible 13, on implante des ions bore dans ces parties, avec une dose de 2x1013 - 3x1013 ions/cm2 et une énergie de 40-50 keV, afin de former une région d'implantation ionique de type P, 14, comme représenté sur la figure 3A, pour pouvoir former le caisson P.Après avoir enlevé le motif de masque de résine photosensible, on provoque une redistribution (ou une diffusion) des ions de type P de la région d'implantation ionique de type P, 14, pour former le caisson P, 15, par une opération de diffusion classique. Dans cette opération, la profondeur de jonction du caisson P doit atteindre 5 à 6 pm, et on fait croitre une couche d'oxyde d'environ 500-550 nm sur la surface supérieure du caisson P 15.
On enlève ensuite en totalité la couche d'oxyde initiale 11 sur le substrat 10, et la couche d'oxyde qu'on a fait croître au cours de l'opération de diffusion, et qui n'est pas représentée sur les dessins. On dépose sur la totalité de la surface supérieure du substrat une première couche d'oxyde 16 ayant une épaisseur de 15 à 20 nm, et on dépose une couche de nitrure 17 sur la totalité de la surface supérieure de la couche 16, par un procédé de dépôt chimique en phase vapeur (CVD) classique. On depose une résine photosensible sur la couche de nitrure 17 et, par une opération de photolithographie classique, on forme-un motif de masque 22, représenté sur la figure 3B, qui s'étend sur la région de caisson P 18 destinée à la formation d'un transistor NMOS, sur la région supérieure de substrat 19 prévue pour la formation d'un transistor PMOS, sur la région de contact ohmique
P+, 20, dans le bord de la région de caisson P, et sur la surface supérieure de la région d'arrêt de canal N+, 21.
Après avoir enlevé par gravure les parties de la couche de nitrure 17 qui sont à nu à travers le motif de masque de résine photosensible 22, on enlève du substrat le motif de masque 22 et, par le traitement thermique classique, on fait croitre une couche d'oxyde de champ 23 ayant une épaisseur d'environ 110 nm. Dans#cette étape de fabrication, on peut régler de façon arbitraire l'épaisseur de la couche d'oxyde de champ 23, en commandant le cycle thermique de diffusion.
Bien que l'épaisseur de la couche d'oxyde de champ s'élève à environ 110 nm dans l'exemple considéré, pour obtenir un inverseur rapide, on peut réduire cette épaisseur à 70 nm, 50 nm, 30 nm, etc., pour obtenir une vitesse faible. On peut également ne pas faire croître la couche d'oxyde de champ.
On dépose une résine photosensible sur la totalité de la surface supérieure du substrat 10, et, par l'opération de photolithographie classique, on forme un motif de masque 26, comme représenté sur la figure 3C, qui masque toutes les régions sauf la région 24 pour la formation du drain et de la source du transistor NMOS, et de la région d'arrêt de ca- nal 25. Après avoir enlevé par gravure les parties de la couche de nitrure 17 qui sont mises à nu à travers le motif de masque 26, on effectue une implantation ionique de phosphore dans les parties gravées, avec une dose de lx1015 3x1015 ions/cm2 et une énergie de 50-60 keV, et on effectue ensuite une implantation ionique d'arsenic avec une dose de 2xi015 - 4x1015 ions/cm27 et une énergie de 70-80 keV, pour former ainsi des régions d'implantation N+, 27 et 28.
L'implantation successive d'ions phosphore et arsenic, comme décrit ci-dessus, a pour effet d'augmenter la tension de claquage de jonction du transistor NMOS, ce qui améliore les caractéristique de celui-ci.
Après avoir enlevé le motif de masque 26, on active les régions d'implantation ionique N+, 27 et 28, par le traitement thermique classique, pour former le drain et la source 29 d'un transistor NMOS, et la région d'arrêt de canal 30, La profondeur de jonction de la région N+ qui est formée )dans cette opération est d'environ 0,5 pm, et une couche d'oxyde 31 de 100 nm est formée sur la surface supérieure des régions N+ 29 et 30.
On dépose une résine photosensible sur la totalité de la surface supérieure du substrat pour former un motif de masque 34, par une opération de photolithographie classique, comme représenté sur la figure 3D, et ce motif masque toutes les régions à l'exception de la région 32, pour la formation du drain et de la source du transistor PMOS, et de la région
P+, 33, pour le contact ohmique du caisson P. On enlève ensuite par gravure les parties du nitrure 17 qui sont mises à nu à travers le motif de masque 34. On effectue ensuite une implantation ionique de bore dans les parties gravées, avec une dose de lx1015 - 2X1015 ions/cm2 et une énergie de 30 à 50 keV, de façon à former des régions d'implantation ionique
P+, 35 et 36.Après avoir enlevé le motif de masque 34, on active les régions d'implantation ionique P+ 35 et 36, pour former le drain et la source 37 du transistor PMOS, et la région P+ 38 pour le contact ohmique du caisson P, par le traitement thermique classique. La profondeur de jonction de la région P+ qui est formée dans cette étape de fabrication est d'environ 0,7 pm, et une couche d'oxyde 39, d'une épaisseur de 100 nm, est formée sur la surface supérieure des régions P+ 37 et 38, ainsi que sur la surface supérieure des régions N+ 29 et 30.
Après avoir enlevé la couche de nitrure 17 restante et les parties de la première couche d'oxyde 16 qui existent dans les régions prévues pour la formation des grilles de transistors MOS, on fait croître une couche d'oxyde de grille 40, de façon qu'elle ait une épaisseur de 30 à 40 nm.
On dépose une résine photosensible sur la totalité de la surface supérieure du substrat, pour former un motif de masque 43, par l'opération de photolithographie classique, comme représenté sur la figure 3E, afin de permettre la formation des régions de contact sur les régions de drain et de source 29 et 37 des transistors NMOS et PMOS. L'enlèvement par gravure des parties de la couche d'oxyde de grille qui sont mises à nu à travers le motif de masque 43, forme des fenêtres de contact 41 et 42 sur la région N+ 29 et la région P+ 37. Ensuite, on enlève entièrement le motif de mas que 43 qui se trouve sur le substrat.
On dépose une première couche de métal sur. la totalité de la surface supérieure du substrat, par un dépôt de métallisation classique, et on dépose une résine photosensible 45 sur cette couche de métal pour définir les motifs des éjectrodes. Après avoir formé des électrodes en métal 44a, 44b, 44c, 44d, 44e, comme représenté sur la figure 3F, par l'opération de lithographie classique, on enlève du substrat le motif de masque de résine photosensible 45 restant. Du fait que le dispositif à semiconducteurs qui est représenté dans les dessins est un inverseur CMOS, on forme l'électrode 44c par interconnexion de l'électrode de drain du transistor
NMOS et d'une électrode du transistor PMOS.
On dépose ensuite sur la totalité de la surface supérieure du substrat une couche d'oxyde à basse température 46, après quoi on dépose une résine-photosensible 47 sur la totalité de la surface supérieure de la couche 46, pour connecter les première et seconde couches de métal, et on définit le motif de la couche d'oxyde à basse température 46 par l'opération de photolithographie classique, comme représenté sur la figure 3G. On enlève ensuite du substrat le motif de masque 47. On dépose ensuite sur la totalité de la surface supérieure du substrat une seconde couche de métal 48, qui sera connectée à la première couche de métal 44, en employant l'opération de métallisation classique. On dépose une résine photosensible 49 sur la seconde couche de métal 48, dans laquelle on définit un motif comme représenté sur la figure 3H, par l'opération de photolithographie classique.
Après avoir enlevé entièrement du substrat le motif de masque 49, on forme sur le substrat une couche de protection 50, comme représenté sur la figure 31, pour réaliser la passivation du dispositif à semiconducteurs.
Comme décrit ci-dessus, l'invention facilite l'ajustement de la valeur de la capacité de la couche d'oxyde de champ, et elle transforme donc en un procédé de fabrica tion en une seule étape le procédé de fabrication classique utilisant deux étapes. L'invention permet donc d'ajuster aisément la vitesse de fonctionnement d'un dispositif à semiconducteurs. On peut en outre employer l'invention dans la fabrication de tous les dispositifs à semiconducteurs qui sont utilisés pour un circuit logique.
Il va de soi que de nombreuses modifications peuvent être apportées au procédé décrit et représenté, sans sortir du cadre de l'invention.

Claims (5)

REVENDICATIONS
1. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes : on forme une région de caisson d'un second type de conductivité (15) sur un substrat semiconducteur en sili- cium d'un premier type de conductivité (10); on forme successivement sur le substrat (10) une première couche d'oxyde (16) et une couche de nitrure; on forme un drain et une source (29) d'un premier transistor MOS sur la région de caisson, et des régions d'arrêt de canal (30) dans des régions spécifiées sur le substrat; on forme des régions de contact ohmique (38) dans le bord du caisson (15), et un drain et une source (37) d'un second transistor MOS entre les régions d'arrêt de canal (30), sur le substrat; on forme une couche d'oxyde (40) sur la totalité de la surface du substrat, pour former une couche d'oxyde de grille, après l'enlèvement de la couche de nitrure et de la première couche d'oxyde (16) des régions de grille des premier et second transistors MOS; on forme des fenêtres de contact (41, 42) pour la prise de contact avec la source et le drain des premier et second transistors MOS; on forme un motif de premières couches de métal (44a, 44b, 44c, 44d, 44e), de façon à former des électrodes des premier et second transistors
MOS; on forme un motif consistant en une couche d'oxyde à basse température (46), sur la première couche de métal, afin de l'isoler d'une partie spécifiée; on forme un motif consistant en une seconde couche de métal (48) connectée à la première couche de métal à travers les fenêtres de contact, et qui est isolée de la première couche de métal par la couche d'oxyde à basse température; et on forme une couche de protection (50) sur la seconde couche de métal (48).
2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre les étapes suivantes : on enlève la couche de nitrure (17) sur la région de bord (20) du caisson du second type de conductivité, sur une région (18) destinée à former le premier transistor MOS sur le caisson précité (15), sur une région (19) destinée à former le second transistor sur le substrat, et sur la région d'arrêt de canal (21) à former autour de la région (19) du second transistor MOS, après l'opération consis#tant à former successivement la première couche d'oxyde (16) et la couche de nitrure sur le substrat, et on forme en outre une couche d'oxyde de champ (23), par un traitement thermique, dans la région dans laquelle la couche de nitrure est à nu.
3. Procédé selon la revendication 2, caractérisé en ce qu'on forme le caisson du second type de conductivité (15) en implantant des ions du second type de conductivité 15 2 avec une dose de 2X1015 - 3x1015 ions/cm2 et une énergie de 40-50 keV, après quoi on applique un traitement thermique à la région implantée pour que la profondeur de jonction atteigne 5 à 6 pm.
4. Procédé selon la revendication 2, caractérisé en ce qu'on forme le drain et la source (29) du premier transistor MOS, et la région d'arrêt de canal (30) par implantation ionique d'ions phosphore, ou d'ions phosphore et arsenic, après quoi on applique un traitement thermique à la région implantée, pour obtenir une profondeur de jonction prédéterminée.
5. Procédé selon la revendication 2, caractérisé en ce qu'on forme le drain et la source (37) du second transitor MOS, et la région de contact ohmique (38) du bord du caisson, par implantation d'ions d'un premier type de conductivité, de type N, après quoi on applique un traitement thermique à la région implantée pour faire en sorte que la profondeur de jonction soit supérieure à celle du drain et de la source (29) du premier transistor MOS.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
DE69128876T2 (de) * 1990-11-30 1998-08-06 Sharp Kk Dünnfilm-Halbleitervorrichtung
US5438005A (en) * 1994-04-13 1995-08-01 Winbond Electronics Corp. Deep collection guard ring
US6017785A (en) * 1996-08-15 2000-01-25 Integrated Device Technology, Inc. Method for improving latch-up immunity and interwell isolation in a semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0017934A2 (fr) * 1979-04-16 1980-10-29 Teletype Corporation Procédé de fabrication de transistors à effet de champ à électrode de porte isolée
EP0129045A1 (fr) * 1983-05-19 1984-12-27 Deutsche ITT Industries GmbH Procédé de fabrication d'un transistor à effet de champ intégré ayant une couche isolante avec des contacts auto-alignés par rapport à l'électrode de grille

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4152823A (en) * 1975-06-10 1979-05-08 Micro Power Systems High temperature refractory metal contact assembly and multiple layer interconnect structure
JPS5543842A (en) * 1978-09-25 1980-03-27 Hitachi Ltd Manufacture of al gate cmos ic
JPS5565446A (en) * 1978-11-10 1980-05-16 Nec Corp Semiconductor device
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0017934A2 (fr) * 1979-04-16 1980-10-29 Teletype Corporation Procédé de fabrication de transistors à effet de champ à électrode de porte isolée
EP0129045A1 (fr) * 1983-05-19 1984-12-27 Deutsche ITT Industries GmbH Procédé de fabrication d'un transistor à effet de champ intégré ayant une couche isolante avec des contacts auto-alignés par rapport à l'électrode de grille

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