DE19525576A1 - Dünnfilmtransistor und Verfahren zu dessen Herstellung - Google Patents

Dünnfilmtransistor und Verfahren zu dessen Herstellung

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Description

Die vorliegende Erfindung betrifft einen neuartigen Dünnfilmtransistor und ein Verfahren zu dessen Herstellung. Insbesondere betrifft die Erfindung einen neuartigen Dünnfilmtransistor mit einer relativ dicken Source/Drain- Elektrode im Vergleich zu einem Kanal und ein Verfahren zu dessen Herstellung.
In einem bekannten Dünnfilmtransistor nach Fig. 2 wird eine Gate-Elektrode 1 aus polykristallinem Silicium, in folgendem als Polysilicium bezeichnet, auf einem nicht dargestellten Substrat gebildet. Auf der Gate-Elektrode und dem Substrat wird eine Gate-Isolationsschicht 2 aufgetragen und auf dieser eine Polysiliciumschicht 3. Die Polysiliciumschicht 3 wird in Source- und Drain-Elektroden 3A und 3B klassifiziert, welche auf beiden Seiten der Gate-Elektrode 1 gebildet sind, und als Kanalbereich 3C klassifiziert, welcher zwischen Source- und Drain-Elektroden 3A und 3B lokalisiert ist. Insbesondere ergibt sich aus Fig. 2, daß jede der Elektroden die gleiche Dicke wie der Kanalbereich aufweist, da Source- und Drain- Elektroden 3A und 3B und der Kanalbereich 3C durch nur eine Polysiliciumschicht gebildet sind.
In dem Dünnfilmtransistor, im folgenden als "TFT" bezeichnet, muß bei dem oben erwähnten Aufbau der Kanalbereich 3C so dünn wie möglich sein, um den AUS-Strom des TFT zu reduzieren. Da allerdings sowohl Source- als auch Drain-Elektroden 3A und 3B aus dem gleichen Polysilicium wie der Kanalbereiche 3C sind, ist es nicht möglich, Source- und Drain-Elektroden dünner zu bilden. Folglich ergibt sich als Nachteil, daß der EIN-Strom des TFT aufgrund eines Anwachsens im Widerstand sowohl der Source- als auch Drain-Elektrode reduziert wird.
Weiterhin ergibt sich als weiterer Nachteil, wenn ein folgendes Verfahren zur Bildung eines Metallkontaktes für Source- und Drain-Elektroden durchgeführt wird, daß eine Metallschicht nicht in direktem Kontakt mit Source- und Drain- Elektrode sein kann, da diese aus einer flachen Polysiliciumschicht gebildet sind.
Ist der TFT als Last in einem SRAM (statisches RAM) eingesetzt, ist das Durchführen eines zusätzlichen Verfahrens zur Bildung eines Drain-Kontaktes notwendig. Folglich ergibt sich als weiteres Problem, wenn solch ein zusätzliches Verfahren zur Bildung eines Drain-Kontaktes durchgeführt wird, daß die Gate-Oxidschicht unvermeidlich beschädigt wird.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Dünnfilmtransistor bereitzustellen, bei dem Kanal- und Source/Drain-Bereiche, welche aus Polysilicium gebildet sind, übereinander geschichtet sind und der Source/Drain-Bereich dicker als der Kanalbereich ausgebildet ist, um dessen Charakteristika zu verbessern.
Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Dünnfilmtransistors bereitzustellen, bei dem Kanal- und Source/Drain-Bereiche, welche aus Polysilicium gebildet sind, übereinander geschichtet sind, und der Source/Drain-Bereich relativ dicker als der Kanalbereich ist, um die Charakteristika zu verbessern.
Ein Dünnfilmtransistor gemäß einem Aspekt der vorliegenden Erfindung weist eine auf einem Substrat gebildete, strukturierte Gate-Elektrode, eine um die Gate-Elektrode gebildete Kanalschicht mit einer zwischen diesen angeordneten Gate-Isolationsschicht; eine auf der Kanalschicht gebildete Zwischenschicht-Isolationsschicht und auf beiden Seitenwänden der Kanalschicht und auf beiden Seitenbereichen der Zwischenschicht-Isolationsschicht gebildete Source- und Drain- Elektroden auf, welche voneinander isoliert sind.
Bei dem Transistor sind sowohl Source- als auch Drain- Elektroden relativ dicker als die Kanalschicht gebildet.
Das Verfahren zur Herstellung eines Dünnfilmtransistors gemäß einem Ausführungsbeispiel der Erfindung, weist die folgenden Schritte auf:
Auftragen einer ersten leitfähigen Schicht auf einem Substrat und Strukturieren der ersten leitfähigen Schicht unter Verwendung einer Gate-Bildungsmaske zum Bilden einer Gate- Elektrode;
Aufeinanderfolgendes Bilden einer Gate-Isolationsschicht, einer zweiten leitfähigen Schicht für einen Kanal und einer Zwischenschicht-Isolationsschicht auf der Gate-Elektrode und dem Substrat;
Selektives Ätzen der aufeinanderfolgend gebildeten Schichten unter Verwendung einer kanalbildenden Maske bis eine Oberfläche des Substrats freiliegt;
Bilden einer dritten leitfähigen Schicht auf der Zwischenschicht-Isolationsschicht und der freiliegenden Oberfläche des Substrats und auf beiden Seitenwänden der zweiten leitfähigen Schicht; und
Selektives Ätzen der dritten leitfähigen Schicht unter Verwendung einer Source/Drain-bildenden Maske zur Bildung von Source- und Drain-Elektroden.
Bei dem Verfahren werden sowohl Source- als auch Drain- Elektroden relativ dicker als die Kanalschicht gebildet.
Bei dem Verfahren weist jede der ersten, zweiten und dritten leitfähigen Schicht Polysilicium auf.
Die Zwischenschicht-Isolationsschicht weist Oxid oder Nitrid bei dem Verfahren auf.
Gemäß eines weiteren Aspekts der vorliegenden Erfindung weist der Dünnfilmtransistor eine erste auf einem Substrat gebildete leitfähige Schicht, welche zur Bildung zu voneinander isolierten Source- und Drain-Elektroden vorgesehen ist; eine zweite zwischen Source- und Drain-Elektroden gebildete leitfähige Schicht, welche oberhalb von Source- und Drain- Elektroden mit einer dazwischen angeordneten Isolationsschicht gebildet ist, wobei die zweite leitfähige Schicht zur Bildung einer Kanalschicht vorgesehen ist; eine auf der zweiten leitfähigen Schicht gebildete Gate-Isolationsschicht und eine auf der Gate-Isolationsschicht gebildete dritte leitfähige Schicht auf, wobei die dritte leitfähige Schicht zur Bildung einer Gate-Elektrode vorgesehen ist.
Bei dem Transistor ist die erste leitfähige Schicht relativ dicker als die zweite leitfähige Schicht gebildet.
Gemäß einem weiteren Ausführungsbeispiel der Erfindung weist das Verfahren zur Herstellung eines Dünnfilmtransistors die folgenden Schritte auf:
aufeinanderfolgendes Auftragen einer ersten leitfähigen Schicht und einer Zwischenschicht-Isolationsschicht auf einem Substrat;
selektives Ätzen von Zwischenschicht-Isolationsschicht und erster leitfähiger Schicht unter Verwendung einer Ätzmaske, bis eine Oberfläche des Substrats freiliegt, um Source- und Drain-Elektroden zu bilden;
aufeinanderfolgendes Bilden einer zweiten leitfähigen Schicht, einer Gate-Isolationsschicht und einer dritten leitfähigen Schicht zwischen Source- und Drain-Elektroden und auf der im Ätzschritt verbleibenden Zwischenschicht-Isolationsschicht, wobei die zweite leitfähige Schicht zur Bildung eines Kanals und die dritte leitfähige Schicht zur Bildung einer Gate- Elektrode dienen; und
aufeinanderfolgendes Ätzen von dritter leitfähiger Schicht, Gate-Isolationsschicht, zweiter leitfähiger Schicht und Zwischenschicht-Isolationsschicht unter Verwendung einer Gate- bildenden Maske.
Bei dem Verfahren ist die erste leitfähige Schicht relativ dicker als die zweite leitfähige Schicht gebildet.
Sowohl erste, zweite als auch dritte leitfähige Schicht weisen Polysilicium auf.
Die Zwischenschicht-Isolationsschicht gemäß des Verfahrens weist Oxid oder Nitrid auf.
Gemäß der vorliegenden Erfindung sind die Widerstände der Elektroden erheblich reduziert, da sowohl Source- als auch Drain-Elektroden relativ dicker als der Kanal gebildet sind.
Im folgenden werden vorteilhafte Ausführungsbeispiele der Erfindung anhand der in der Zeichnung beigefügten Figuren näher erläutert und beschrieben.
Es zeigen:
Fig. 1 einen Querschnitt eines Aufbaus einer Dünnfilmtransistors gemäß eines Ausführungsbeispiels der Erfindung;
Fig. 2 einen Querschnitt durch einen bekannten Dünnfilmtransistor;
Fig. 3 einen Querschnitt eines Aufbaus eines statischen RAN (Speicher mit wahlfreiem Zugriff) mit einem Dünnfilmtransistor nach Fig. 1;
Fig. 4A bis 4D aufeinanderfolgende Querschnitte zur Darstellung von Verfahrensschritten eines neuartigen Verfahrens zur Herstellung des Dünnfilmtransistors nach Fig. 1 gemäß der Erfindung;
Fig. 5 einen Querschnitt zur Darstellung eines Aufbaus eines Dünnfilmtransistors gemäß eines weiteren Ausführungsbeispiels der Erfindung; und
Fig. 6A bis 6D aufeinanderfolgende Querschnitte zur Darstellung von Verfahrensschritten eines neuartigen Verfahrens zur Herstellung eines Dünnfilmtransistors nach Fig. 5, gemäß der vorliegenden Erfindung.
In Fig. 1 ist eine neuartige Struktur eines TFT entsprechend eines Ausführungsbeispiels der vorliegenden Erfindung mit einem nicht dargestellten Substrat zu sehen. Eine Gate-Schicht 21 ist auf dem Substrat strukturiert. Eine Kanalschicht 24 ist auf der Gate-Schicht 21 mit einer dazwischen angeordneten Gate-Isolationsschicht gebildet. Auf der Kanalschicht 24 ist eine Zwischenschicht-Isolationsschicht 25 aufgetragen. Source- und Drain-Schichten 26A und 26B sind auf beiden Seitenwänden der Kanalschicht 24 und auf beiden Seitenbereichen der Zwischenschicht-Isolationsschicht 25 gebildet und voneinander isoliert. Sowohl Gate- als auch Kanal- und Source/Drain- Schichten sind aus leitfähigem Polysilicium gebildet. Es ist wichtig, daß Kanal- und Source/Drain-Schichten übereinanderliegen und voneinander durch die Zwischenschicht- Isolationsschicht 25 in Nachbarschaft beider Seitenbereiche der Kanalschicht isoliert und elektrisch miteinander an beiden Kanten der Kanalschicht verbunden sind.
In dem TFT nach Fig. 1 sind Kanalschicht 24 und Source/Drain- Schichten getrennt gebildet. Dadurch kann die Source/Drain- Schicht relativ dicker als die Kanalschicht 24 sein.
Fig. 3 zeigt einen Querschnitt eines SRAM mit einem TFT nach Fig. 1. Gleiche Teile nach Fig. 2 sind mit gleichen Bezugszeichen versehen und werden nur soweit nötig beschrieben.
Bei dem SRAM nach Fig. 3 ist, falls beispielsweise eine Spannung an Gate 21 angelegt wird, der TFT leitend. Dann fließt ein Strom von der Source-Elektrode 26A durch den Kanal 24 zur Drain-Elektrode 26B. Der an der Drain-Elektrode 26B anliegende Strom wird ebenfalls einem Gate eines benachbarten TFT durch eine verbindende Polysiliciumschicht 27 zugeführt. Die verbindende Polysiliciumschicht 27 wird während der Strukturierung der Gate-Schicht 21 gebildet und ist zur elektrischen Verbindung von zwei benachbarten TFT vorgesehen. Insbesondere ist kein zusätzlicher Verfahrensschritt zur Bildung eines Drain-Kontakts erforderlich, da die verbindende Polysiliciumschicht 27 in direktem Kontakt mit der Drain- Elektrode 26B ist.
Im folgenden wird ein Verfahren zur Herstellung des TFT der vorliegenden Erfindung anhand der Fig. 4A bis 4D beschrieben.
Nach Fig. 4A wird auf der Hauptfläche eines nicht dargestellten Substrats aus isolierendem Material, wie beispielsweise eine Glasplatte, eine Polysiliciumschicht aufgetragen. In diese werden Verunreinigungsionen injiziert, so daß die Polysiliciumschicht leitfähig ist. Nach Injektion der Verunreinigungsionen in die Polysiliciumschicht wird diese unter Verwendung einer Gate-bildenden Maske zur Bildung einer Gate-Elektrode 41 strukturiert. Bei diesem Ausführungsbeispiel kann eine strukturierte Photolackschicht als Gate-bildende Maske verwendet werden. Alternativ kann die Gate-Elektrode 41 durch nur einen Verfahrensschritt zum Auftragen einer Polysiliciumschicht auf den Substrat unter den Bedingungen gebildet werden, daß die Verunreinigungsionen in der Polysilicium-Auftragungsvorrichtung zugeführt werden.
Als nächstes wird auf der Gate-Elektrode 41 und dem Substrat eine Gate-Oxidschicht 42, eine Kanalschicht 44 aus Polysilicium und eine Zwischenschicht-Isolationsschicht 45 aufeinanderfolgend gebildet, siehe Fig. 4B. Dann wird eine strukturierte Photolackschicht 47 auf der Zwischenschicht- Isolationsschicht 45 aufgetragen und als Maske verwendet, die zum Durchführen eines bekannten leichten Dotierversatzes notwendig sind. Durch den leichten Dotierversatz werden Verunreinigungsionen 48 in die Kanalschicht 44 unter Verwendung der strukturierten Photolackschicht 47 als Ioneninjektionsmaske injiziert. Die Zwischenschicht- Isolationsschicht 45 ist zwischen der Kanalschicht 44 und einer nachfolgend gebildeten Source/Drain-Elektrode angeordnet. Als Isolationsmaterial für die Zwischenschicht- Isolationsschicht 45 kann hauptsächlich Oxid oder Nitrid verwendet werden.
Nach Entfernen der Photolackschicht 47, siehe Fig. 4C, wird eine strukturierte Photolackschicht 49 nochmals auf der Zwischenschicht-Isolationsschicht 45 aufgetragen. Dann wird ein Ätzverfahren bis zum Freilegen der Hauptoberfläche des Substrats durchgeführt. Anschließend werden Zwischenschicht- Isolationsschicht 45, Kanalschicht 44 und Gate- Isolationsschicht 42 aufeinanderfolgend unter Verwendung der strukturierten Photolackschicht 49 als Äztmaske entfernt. Dadurch sind beide Seitenbereiche der Kanalschicht 44 freigelegt, wodurch diese elektrisch mit Source- und Drain- Elektroden verbunden werden kann.
Darauffolgend wird eine im Vergleich zur Kanalschicht 44 relativ dicke Polysiliciumschicht auf der Zwischenschicht- Isolationsschicht 45 und der freigelegten Oberfläche des Substrats nach Entfernen der Photolackschicht 49 aufgetragen und auf diese eine nicht dargestellte Photolackschicht aufgetragen. Als nächstes wird eine Strukturierung durchgeführt, um eine strukturierte Photolackschicht zu bilden. Diese wird als Source/Drain-bildende Maske verwendet. Dann wird die dicke Polysiliciumschicht selektiv geätzt. Als Ergebnis werden nach Fig. 4D die Source- und Drain-Elektroden 46A und 46B gebildet.
Bei der Formation der Source- und Drain-Elektroden 46A und 46B können diese in nur einem Verfahrensschritt zum Auftragen einer Polysiliciumschicht auf der Zwischenschicht- Isolationsschicht 45 und der freiliegenden Oberfläche des Substrats unter der Bedingung gebildet werden, daß die Verunreinigungsionen in einer Polysilicium- Auftragungseinrichtung zugeführt werden. Alternativ können diese durch Auftragen einer Polysiliciumschicht und Injizieren von Verunreinigungsionen in die Polysiliciumschicht vor Durchführen des selektiven Ätzens gebildet werden.
Fig. 5 zeigt den Aufbau eines neuen TFT gemäß eines zweiten Ausführungsbeispiels der Erfindung. Der TFT weist ein Substrat 51 aus isolierendem Material auf. Eine strukturierte Polysiliciumschicht ist auf dem Substrat 51 gebildet und zur Bildung von Source- und Drain-Elektroden 52A und 52B vorgesehen. Eine Kanalschicht 54 ist zwischen Source- und Drain-Elektroden und oberhalb der Elektroden mit einer zwischen dieser angeordneten Isolationsschicht aufgetragen. Eine Gate-Oxidschicht 55 ist auf der Kanalschicht 54 gebildet. Eine Gate-Elektrode 56 aus Polysilicium ist auf der Gate- Oxidschicht 55 aufgetragen.
Ähnlich zum TFT-Aufbau beim ersten Ausführungsbeispiel, sind in Fig. 5 die Kanalschicht 54 und die Source-Drain-Elektrode übereinander und voneinander isoliert durch Isolationsschicht 53 auf den oberen Seiten der Source/Drain-Elektrode aufgetragen. Sie sind aus Polysilicium mit implantierten Verunreinigungsionen gebildet und Seitenwände von ihnen sind elektrisch mit der Kanalschicht in Kontakt.
Zusätzlich sind nach Fig. 5 die Kanalschicht 54 und die Source/Drain-Elektrode getrennt gebildet. Dadurch ist es möglich, die Source/Drain-Elektrode im Vergleich zur Kanalschicht 54 relatiy dick auszubilden. Bei diesem Ausführungsbeispiel sind auf der Kanalschicht 54, die Gate- Oxidschicht 55 und die Gate-Elektrode 56 aufeinanderfolgend gebildet.
Im folgenden wird ein Verfahren zur Herstellung des TFT nach dem zweiten Ausführungsbeispiel anhand der Fig. 6A bis 6D beschrieben.
In der Fig. 6A ist auf einem Substrat 61 aus einem isolierenden Material, wie einer Glasplatte, aufeinanderfolgend eine Polysiliciumschicht 62 und eine Zwischenschicht-Isolationsschicht 63 gebildet. Die Polysiliciumschicht 62 wird mit Verunreinigungsionen mittels einer bekannten Ioneninjektion versehen und ist zur Bildung einer Source/Drain-Elektrode vorgesehen. Als Zwischenschicht- Isolationsschicht 63 wird eine Oxidschicht oder eine Nitridschicht verwendet.
Als nächstes wird eine strukturierte Photolackschicht (nicht dargestellt) auf der Zwischenschicht-Isolationsschicht 63 aufgetragen und ein Ätzverfahren durchgeführt. Dann werden die Zwischenschicht-Isolationsschicht 63 und die Polysiliciumschicht 62 aufeinanderfolgend, unter Verwendung der strukturierten Photolackschicht als Äztmaske, entfernt, bis die Oberfläche des Substrats 61 gemäß Fig. 6B freiliegt. Durch selektives Entfernen der Polysiliciumschicht 62 bestimmen die nicht entfernten Bereiche entsprechend eine Source-Elektrode 62A und eine Drain-Elektrode 62B.
Nach Entfernen der strukturierten Photolackschicht (nicht dargestellt) wird nach Fig. 6C eine Polysiliciumschicht 64 zwischen Source- und Drain-Elektroden 62A und 62B und auf die verbleibende Zwischenschicht-Isolationsschicht aufgetragen. Anschließend werden Verunreinigungsionen mittels Ioneninjektion injiziert. Die Polysiliciumschicht ist zur Bildung einer Kanalschicht 64 vorgesehen.
Darauf folgend werden auf der Kanalschicht 64 eine Gate- Oxidschicht 65 und eine Polysiliciumschicht aufgebracht. Die Polysiliciumschicht auf der Gate-Oxidschicht 65 wird mit Verunreinigungsionen durch Ioneninjektion versehen und ist zur Bildung einer Gate-Elektrode 66 vorgesehen.
Abschließend wird gemäß Fig. 6D eine strukturierte Photolackschicht (nicht dargestellt) auf der Polysiliciumschicht 66 mit den Verunreinigungsionen aufgetragen. Unter Verwendung der strukturierten Photolackschicht als Gate-bildende Maske wird die Polysiliciumschicht 66 mit den Verunreinigungsionen selektiv entfernt und dadurch die Gate-Elektrode 66 gebildet. Weiterhin werden die Gate-Oxidschicht 65, die Kanalschicht 64 und die Zwischenschicht-Isolationsschicht 63 aufeinanderfolgend unter Verwendung der Gate-bildenden Maske nach Fig. 6D entfernt.
Wie oben erfindungsgemäß beschrieben, weisen Source/Drain- Elektrode einen erheblich reduzierten Widerstand auf, da eine Polysiliciumschicht für eine Source/Drain-Elektrode relativ dicker als eine Kanalschicht gebildet werden kann. Daher kann der TFT der vorliegenden Erfindung bezüglich seines EIN-Stroms erheblich verbessert werden.
Falls beispielsweise der TFT der vorliegenden Erfindung in einer SRAM-Zelle eingesetzt wird, ist es zusätzlich möglich, einen weiteren Schritt zur Bildung eines Drain-Kontaktes bei der Herstellung des SRAM zu sparen. Daher kann bei dem TFT eine Beschädigung einer Gate-Oxidschicht verhindert werden, die während des Bildens des Drain-Kontakts auftritt. Dadurch werden die Charakteristika des TFT verbessert.
Es sei angemerkt, daß verschiedene weitere Modifikationen offensichtlich sind und einfach durchzuführen sind. Demgemäß ist nicht beabsichtigt, daß der Schutzumfang der Ansprüche auf die vorangehende Beschreibung beschränkt ist. Statt dessen sollen die Ansprüche alle Merkmale mit patentierbarer Neuheit einschließen, die in der vorliegenden Erfindung enthalten sind. Einschließlich aller Merkmale, die durch Fachleute als äquivalent angesehen würden.

Claims (12)

1. Ein Dünnfilmtransistor, welcher auf einem Substrat gebildet ist, gekennzeichnet durch:
eine auf dem Substrat gebildete, strukturierte Gate- Elektrode;
eine um die Gate-Elektrode gebildete Kanalschicht mit einer zwischen diesen angeordneten Gate- Isolationsschicht;
eine auf der Kanalschicht gebildete Zwischenschicht- Isolationsschicht; und
auf beiden Seitenwänden der Kanalschicht und auf beiden Seitenbereichen der Zwischenschicht-Isolationsschicht gebildete und voneinander isolierte Source- und Drain- Elektroden.
2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Source- und Drain-Elektroden relativ dicker als die Kanalschicht gebildet sind.
3. Verfahren zur Herstellung eines Dünnfilmtransistors auf einem Substrat mit den folgenden Schritten:
Auftragen einer ersten leitfähigen Schicht auf dem Substrat und Strukturieren der ersten leitfähigen Schicht mit einer Gate-bildenden Maske zur Bildung einer Gate-Elektrode,
aufeinanderfolgendes Bilden einer Gate- Isolationsschicht, einer zweiten leitfähigen Schicht für eine Kanalschicht und einer Zwischenschicht- Isolationsschicht auf der Gate-Elektrode und dem Substrat;
selektives Ätzen der aufeinanderfolgend gebildeten Schichten unter Verwendung einer kanalbildenden Maske bis eine Oberfläche des Substrats freiliegt;
Bilden einer dritten leitfähigen Schicht auf der Zwischenschicht-Isolationsschicht und der freiliegenden Oberfläche des Substrats und auf beiden Seitenwänden der zweiten leitfähigen Schicht; und
selektives Ätzen der dritten leitfähigen Schicht unter Verwendung einer Source/Drain-bildenden Maske zur Bildung von Source- und Drain-Elektroden.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß Source- und Drain-Elektroden mit relativ größerer Dicke als die Kanalschicht gebildet werden.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß sowohl erste, zweite als auch dritte leitfähige Schicht Polysilicium aufweisen.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Zwischenschicht-Isolationsschicht Oxid oder Nitrid aufweist.
7. Ein Dünnfilmtransistor auf einem Substrat, gekennzeichnet durch:
eine erste, auf dem Substrat gebildete, leitfähige Schicht zur Bildung von voneinander isolierten Source- und Drain-Elektroden;
eine zweite, zwischen Source- und Drain-Elektroden und oberhalb dieser aufgetragenen leitfähige Schicht, wobei eine Isolationsschicht zwischen diesen angeordnet ist und die zweite leitfähige Schicht zur Bildung einer Kanalschicht dient;
eine auf der zweiten leitfähigen Schicht aufgetragene Gate-Isolationsschicht; und
eine auf der Gate-Isolationsschicht gebildete dritte leitfähige Schicht zur Bildung einer Gate-Elektrode.
8. Transistor nach Anspruch 8, dadurch gekennzeichnet, daß die erste leitfähige Schicht relativ dicker als die zweite leitfähige Schicht ist.
9. Verfahren zum Herstellen eines Dünnfilmtransistors auf einem Substrat mit den folgenden Schritten:
sequentielles Auftragen einer ersten leitfähigen Schicht und einer Zwischenschicht-Isolationsschicht auf dem Substrat;
selektives Ätzen der Zwischenschicht-Isolationsschicht und der ersten leitfähigen Schicht mittels einer Ätzmaske bis eine Oberfläche des Substrats freiliegt, um Source- und Drain-Elektroden zu bilden;
sequentielles Bilden einer zweiten leitfähigen Schicht, einer Gate-Isolationsschicht und einer dritten leitfähigen Schicht zwischen Source- und Drain- Elektroden und auf der nach dem Ätzen verbleibenden Zwischenschicht-Isolationsschicht, wobei die zweite leitfähige Schicht zur Bildung einer Kanalschicht und die dritte leitfähige Schicht zur Bildung einer Gate- Elektrode dienen; und
sequentielles Ätzen von dritter leitfähiger Schicht, Gate-Isolationsschicht, zweiter leitfähiger Schicht und Zwischenschicht-Isolationsschicht, unter Verwendung einer Gate-bildenden Maske.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste leitfähige Schicht relativ dicker als die zweite leitfähige Schicht ist.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß erste, zweite und dritte leitfähige Schicht Polysilicium aufweisen.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Zwischenschicht-Isolationsschicht Oxid oder Nitrid aufweist.
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