JPH08228008A - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法

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JPH08228008A JP7176126A JP17612695A JPH08228008A JP H08228008 A JPH08228008 A JP H08228008A JP 7176126 A JP7176126 A JP 7176126A JP 17612695 A JP17612695 A JP 17612695A JP H08228008 A JPH08228008 A JP H08228008A
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Abstract

(57)【要約】 【課題】 薄膜トランジスタにおいてその特性を向上さ
せる。 【解決手段】 薄膜トランジスタのチャネルとして使用
されるポリシリコン膜２４とソース及びドレーンとして
使用されるポリシリコン膜２６Ａ、２６Ｂを互いに別の
層に各々形成して、チャネルは薄く形成し、ソース及び
ドレーンは厚く形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ及
びその製造方法に関するものである。
【０００２】
【従来の技術】従来の薄膜トランジスタは第１図に示す
ように、ゲートポリシリコン膜（１）上にゲート絶縁膜
（２）が形成され、上記ゲート絶縁膜（２）上にひとつ
の層としてポリシリコン膜（３）が形成されて、このポ
リシリコン膜（３）の領域のうちゲート電極（１）の左
・右側の領域にソース（３Ａ）及びドレーン（３Ｂ）が
形成されソース（３Ａ）とドレーン（３Ｂ）の間の領域
にチャネル（３Ｃ）が形成される。
【０００３】
【発明が解決しようとする課題】このような従来の薄膜
トランジスタは薄膜トランジスタのオフ（ｏｆｆ）電流
を減少させるためにチャネルを薄く形成しなければなら
ないが、ソース及びドレーンをチャネルと同一のポリシ
リコン属として使用するため小さい厚さのソース及びド
レーンを形成するしかないためソース及びドレーンの抵
抗の増加のため薄膜トランジスタのオン（０Ｎ）電流を
減少させる主原因になる。
【０００４】そして、後続工程でソース及びドレーンに
金属コンタクトを実施する時ソース及びドレーンをもっ
て使用されるポリシリコン層が薄いため直接的なコンタ
クトが不可能になるという問題点も発生する。
【０００５】また、薄膜トランジスタがＳＲＡＭ（Stac
tic Random Access Memory）セル内に負荷（load）とし
て使用される場合、薄膜トランジスタのドレーンコンタ
クト工程が必要となり、この時ゲート酸化膜が損傷され
るという問題も発生する。
【０００６】従って、本発明は薄膜トランジスタのチャ
ネルとして使用されるポリシリコン膜とソース及びドレ
ーンとして使用されるポリシリコン膜を互いに別の層に
各々形成して、チャネルは薄く形成し、ソース及びドレ
ーンは厚く形成することにより、薄膜トランジスタの特
性を向上させる薄膜トランジスタ及びその製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の一実施の形態による薄膜トランジスタは、所
定のサイズのゲート電導膜パターン；上記ゲート電導膜
パターンをくるむゲート絶縁膜；上記ゲート絶縁膜上の
チャネル電導膜；上記チャネル電導膜上のマスク絶縁
膜；及び上記マスク絶縁膜上に形成されるが各々分離さ
れ上記ゲート電導膜の側壁の部位で上記チャネル電導膜
と接続されるソース及びドレーン電導膜を包含すること
を特徴とする。
【０００８】また、本発明の別の実施の形態による薄膜
トランジスタは、各々分離されバターニングされたソー
ス及びドレーン電導膜；上記ソース及びドレーン電導膜
が分離された地域の上記ソース及びドレーン電導膜の側
壁と接続され、上記ソース及びドレーン電導膜の上部の
一部の地域にマスク絶縁膜を介して絶縁されオーバーラ
ップされるように形成されたチャネル電導膜；上記チャ
ネル電導膜上に形成されたゲート絶縁膜；上記ゲート絶
縁膜上のゲート電導膜を包含することを特徴とする。
【０００９】そして、薄膜トランジスタ製造方法におい
て；ゲート用第１電導膜を蒸着した後ゲートマスクを使
用してバターニングする段階；ゲート絶縁膜、チャネル
用第２電導膜、ポリシリコン膜の層間絶縁膜を順次に蒸
着した後チャネルマスクを使用して上記ポリシリコン膜
の層間絶縁膜、上記第２電導膜及び上記ゲート絶縁膜を
順次に蝕刻する段階；及びソース及びドレーン用第３電
導膜を蒸着した後ソース及びドレーンマスクを使用して
上記第３電導膜を蝕刻する段階を包含してなることを特
徴とする。
【００１０】
【発明の実施の形態】以下、本発明による薄膜トランジ
スタ及びその製造方法の実施の形態を、図２から図１２
に基づいて詳細に説明する。
【００１１】先に、図２は本発明の一実施の形態による
薄膜トランジスタ構造を示す断面図として、図面に示さ
れたようにゲートボリシリコン膜（２１）パターンをく
るむようにゲート絶縁膜（２２）、チャネルポリシリコ
ン膜（２４）、マスク絶縁膜（２５）が順次にパターニ
ングされており、上記ゲートポリシリコン膜（２１）の
側壁の部位で上記チャネルポリシリコン膜（２４）と接
続されるソース及びドレーンポリシリコン膜（２６Ａ，
２６Ｂ）が各々分離されマスク絶縁膜（２５）上に形成
される。
【００１２】上記のような本発明の一実施の形態による
薄膜トランジスタ構造はチャネルポリシリコン層と別途
にソース及びドレーンポリシリコン層が形成されるから
チャネルポリシリコン層は薄く形成しながら、ソース及
びドレーンポリシリコン層は上記チャネルポリシリコン
属より相対的に厚く形成できる。
【００１３】図３は本発明の一実施の形態による薄膜ト
ランジスタをＳＲＡＭセルに適用する場合のＳＲＡＭセ
ル部分の断面面として、図面に示されたようなゲートボ
リシリコン（２１）に電圧が印加されチャネルポリシリ
コン（２４）がターンオン（turn on ）されると電流は
ソースポリシリコン（２６Ａ）でチャネルポリシリコン
（２４）を経てドレーンポリシリコン（２６Ｂ）へ伝達
され、再び連結用ポリシリコン膜（２７）を経てＳＲＡ
Ｍセルの相対側の薄膜トランジスタのゲートへソース電
位を伝達することになる。
【００１４】この際、連結用ポリシリコン膜（２７）の
パターンはゲートポリシリコン膜のパターンの時に形成
され、この連結用ポリシリコン膜（２７）のパターンに
ドレーンポリシリコン（２６Ｂ）が直接コンタクトされ
るから別途のドレーンコンタクトを実施しなくてもよ
い。
【００１５】図４〜図７は上記図３のような構造を有す
る本発明の一実施の形態による薄膜トランジスタの製造
工程図で、先に図４に示したようなゲート用ポリシリコ
ン膜（４１）を蒸着した後パターニングし、図５のよう
にゲート酸化膜（４２）チャネルポリシリコン膜（４
４）、ポリシリコン膜の層間絶縁膜（４５）を順次に蒸
着した後、さきにドピングオフセット（ＬＤＯ）イオン
注入マスクの感光膜（４７）パターンを形成しＬＤＯイ
オン注入（４８）を実施したあと感光膜（４７）を除去
する。ここでポリシリコン膜の層間絶縁膜（４５）はポ
リシリコン膜の間の層間絶縁膜の酸化膜または窒化膜を
使用することができる。
【００１６】続けて、図６に示されたようなチャネルマ
スクなる感光膜（４９）パターンを形成して上記ポリシ
リコン膜の層間絶縁膜（４５）、チャネルポリシリコン
膜（４４）、ゲート酸化膜（４２）を順次に蝕刻したあ
と感光膜（４９）を除去する。この際、同一のマスクを
使用して上記ポリシリコン膜の層間絶縁膜（４５）及び
チャネルポリシリコン膜（４４）を蝕刻するからパター
ニングされたチャネルポリシリコン膜（４４）の側壁は
露出され、この露出された部位で以後ソース及びドレー
ンと接続される。
【００１７】次いで、図７に示すようにソース及びドレ
ーン用ポリシリコン膜を厚く蒸着したのち、ソース及び
ドレーンマスク作業及び蝕刻工程を介してソース及びド
レーンポリシリコン膜（４２６Ａ、４２６Ｂ）をパター
ニングする。この際、ソース及びドレーンポリシリコン
膜には勿論不純物が注入されたポリシリコン膜を使用す
る。
【００１８】図８は本発明の別の実施の形態による薄膜
トランジスタ構造を示すが、図面に示されたような絶縁
膜（５１）上にはソース及びドレーンポリシリコン膜
（５２Ａ、５２Ｂ）が分離されパターニングされてお
り、上記ソース（５２Ａ）とドレーン（５２Ｂ）が分離
された地域のソース（５２Ａ）及びドレーン（５２Ｂ）
の側壁と接続され、ソース（５２Ａ）とドレーン（５２
Ｂ）の上部の一部の地域に絶縁膜（５３）を介して絶縁
されオーバーラップされるようチャネルポリシリコン膜
（５４）が形成されている。
【００１９】即ち、チャネルとして使用されるポリシリ
コン膜とソース及びドレーンとして使用されるポリシリ
コン膜が互いに別の層に各々形成されているからチャネ
ルポリシリコン膜は薄く、ソース及びドレーンポリシリ
コン膜は厚く形成できる。
【００２０】そして、チャネルポリシリコン膜（５４）
上にゲート酸化膜（５５）とゲートポリシリコン膜（５
６）が順次に形成されている。
【００２１】図９〜図１２は上記図５のような構造を有
する本発明の別の実施の形態による薄膜トランジスタの
製造工程図として、先に図９に示されるように下部絶縁
膜（６１）が既に形成された基板上に薄膜トランジスタ
のソース及びドレーン用ポリシリコン膜（６２）とポリ
シリコン膜の層間絶縁膜（６３）を順次に形成する。こ
のとき、ソース及びドレーンポリシリコン膜（６２）に
は勿論不純物が注入されたポリシリコン膜を使用し、ポ
リシリコン膜の層間絶縁膜にはポリシリコン膜の間の絶
縁膜なる酸化膜または窒化膜を使用する次いで、図１０
のようにソース及びドレーンマスク作業及び蝕刻工程を
介してポリシリコン膜の層間絶縁膜（６３）及びソース
及びドーンポリシリコン膜（６２）の所定の部位を下部
絶縁膜（６１）が露出されるよう蝕刻してソース及びド
レーンポリシリコン膜（６２Ａ、６２Ｂ）をパターニン
グする。この際、パターニングされたソース及びドレー
ンポリシリコン膜（６２Ａ、６２Ｂ）の側壁は露出さ
れ、その後チャネルと接続される。
【００２２】続けて、図１１のように全体構造の上部に
チャネル用ポリシリコン膜（６４）を形成した後チャネ
ルイオン注入を実施し、チャネル用ポリシリコン膜（６
４）上にゲート酸化膜（６５）を形成する。
【００２３】最後に、図１２に示されたようにゲート酸
化膜（６５）上にゲート用ポリシリコン膜（６６）を形
成した後、ゲートマスクを使用してゲート用ポリシリコ
ン膜（６６）、ゲート酸化膜（６５）、チャネル用ポリ
シリコン膜（６４）及びポリシリコン膜の層間絶縁層
（６３）を順次に蝕刻する。
【００２４】
【発明の効果】以上、説明したように本発明はソース及
びドレーンシリコン膜をチャネルに比べて厚く形成して
ソース及びドレーンの抵抗を滅少させ薄膜トランジスタ
のオンの時の電流を向上させ、ＳＲＡＭセルに本発明の
薄膜トランジスタを使用する場合には別途のドレーンコ
ンタクト工程を省略することができるからゲート酸化膜
の損傷を防止して薄膜トランジスタの特性を向上させる
効果がある。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタの構造を示す断面面
【図２】本発明の一実施の形態としての薄膜トランジス
タの構造を示す断面面
【図３】本発明の一実施の形態による薄膜トランジスタ
が適用されるＳＲＡＭセル部分の断面面
【図４】図２の構造を有する本発明の一実施の形態によ
る薄膜トランジスタの製造工程の第１工程を示す図
【図５】その製造工程の第２工程を示す図
【図６】その製造工程の第３工程を示す図
【図７】その製造工程の第４工程を示す図
【図８】本発明の他の実施の形態による薄膜トランジス
タの構造を示す断面図
【図９】図８の構造を有する本発明の実施の形態による
薄膜トランジスタの製造工程の第１工程を示す図
【図１０】その製造工程の第２工程を示す図
【図１１】その製造工程の第３工程を示す図
【図１２】その製造工程の第４工程を示す図
【符号の説明】
２１ ゲートポリシリコン膜 ２２ ゲート酸化膜 ２４ チャネルポリシリコン膜 ２５ ポリシリコン膜の層間絶縁膜 ２６Ａ、２６Ｂ ソース及びドレーンポリシリコン膜 ２７、２９ 感光膜 ２８ ＬＤＯイオン注入

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 所定のサイズのゲート電導膜パターン；
    上記ゲート電導膜パターンをくるむゲート絶縁膜；上記
    ゲート絶縁膜上のチャネル電導膜；上記チャネル電導膜
    上のマスク絶縁膜；及び上記マスク絶縁膜上に形成され
    るが各々分離され上記ゲート電導膜の側壁の部位で上記
    チャネル電導膜と接続されるソース及びドレーン電導膜
    を包含することを特徴とする薄膜トランジスタ。
  2. 【請求項２】 上記ソース及びドレーン電導膜は上記チ
    ャネル電導膜より相対的に大きい厚さを有する電導膜で
    あることを特徴とする請求項１記載の薄膜トランジス
    タ。
  3. 【請求項３】 ゲート用第１電導膜を蒸着した後ゲート
    マスクを使用してパターニングする段階；ゲート絶縁
    膜，チャネル用第２電導膜，ポリシリコン膜の層間絶縁
    膜を順次に蒸着した後チャネルマスクを使用して上記ポ
    リシリコン膜の層間絶縁膜，上記第２電導膜及び上記ゲ
    ート絶縁膜を順次に蝕刻する段階；及びソース及びドレ
    ーン用第３電導膜を蒸着した後ソース及びドレーンマス
    クを使用して上記第３電導膜を蝕刻する段階を包含して
    なることを特徴とする薄膜トランジスタ製造方法。
  4. 【請求項４】 上記ソース及びドレーン用第３電導膜は
    上記チャネル用第２電導膜より相対的に厚く形成するこ
    とを特徴とする請求項３記載の薄膜トランジスタ製造方
    法。
  5. 【請求項５】 上記第１電導膜，第２電導膜及び第３電
    導膜は不純物が注入されたポリシリコン膜であることを
    特徴とする請求項３記載の薄膜トランジスタ製造方法。
  6. 【請求項６】 上記ポリシリコン膜の層間絶縁膜は酸化
    膜又は窒化膜であることを特徴とする請求項３記載の薄
    膜トランジスタ製造方法。
  7. 【請求項７】 各々分離され、パターニングされたソー
    ス及びドレーン電導膜；上記ソース及びドレーン電導膜
    が分離された地域の上記ソース及びドレーン電導膜の側
    壁と接続され、上記ソース及びドレーン電導膜の上部の
    一部の地域にマスク絶橡膜を介して絶縁されオバーラッ
    プされるように形成されたチャネル電導膜；上記チャネ
    ル電導膜上に形成されたゲート絶縁膜；及び上記ゲート
    絶縁膜上のゲート電導膜を包含することを特徴とする薄
    膜トランジスタ。
  8. 【請求項８】 上記ソース及びドレーン電導膜は上記チ
    ャネル電導膜より相対的に大きい厚さを有する電導膜で
    あることを特徴とする請求項７記載の薄膜トランジス
    タ。
  9. 【請求項９】 ソース及びドレーン用第１電導膜とポリ
    シリコン膜の層間絶縁膜を順次に形成する段階；ソース
    及びドレーンマスクを使用して上記ポリシリコン膜の層
    間絶縁膜及び上記第１電導膜を蝕亥刻する段階；全体の
    構造の上部にチャネル用第２電導膜、ゲート絶縁膜及び
    ゲート用第３電導膜を順次に形成する段階；ゲートマス
    クを使用して上記第３電導膜、上記ゲート絶縁膜、上記
    第２電導膜及び上記ポリシリコン膜の層間絶縁膜を順次
    に蝕刻する段階を包含してなること特徴とする薄膜トラ
    ンジスタ製造方法。
  10. 【請求項１０】 上記ソース及びドレーン用第１電導膜
    は上記チャネル用第２電導膜より相対的に大きい厚さを
    有する電導膜であることを特徴とする請求項９記載の薄
    膜トランジスタ製造方法。
  11. 【請求項１１】 上記第１電導膜、第２電導膜及び第３
    電導膜は不純物が注入されたポリシリコン膜であること
    を特徴とする請求項９記載の薄膜トランジスタ製造方
    法。
  12. 【請求項１２】 上記ポリシリコン膜の層間絶縁膜は酸
    化膜または窒化膜であることを特徴とする請求項１１記
    載の薄膜トランジスタ製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009063606A1 (ja) * 2007-11-15 2009-05-22 Sharp Kabushiki Kaisha 薄膜トランジスタ、薄膜トランジスタの作製方法、及び表示装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100119A (en) * 1995-08-31 2000-08-08 Lg Electronics Inc. Thin film transistor and method for fabricating the same
JP3701832B2 (ja) * 2000-02-04 2005-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法
US6635065B2 (en) * 2000-11-16 2003-10-21 Vascular Control Systems, Inc. Doppler directed suture ligation device and method
EP1377223A2 (en) * 2001-03-28 2004-01-07 Vascular Control Systems, Inc. Method and apparatus for the detection and ligation of uterine arteries
TWI292076B (en) * 2004-12-24 2008-01-01 Au Optronics Corp Pixel structure and thin film transistor and fabricating methods thereof
KR100731121B1 (ko) 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 씨모스 이미지센서의 제조방법
WO2010089981A1 (ja) * 2009-02-04 2010-08-12 シャープ株式会社 半導体装置
CN101894807B (zh) * 2009-05-22 2012-11-21 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186880A (ja) * 1990-11-21 1992-07-03 Hitachi Ltd 薄膜トランジスタ及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2118774B (en) * 1982-02-25 1985-11-27 Sharp Kk Insulated gate thin film transistor
JPS59149060A (ja) * 1983-02-15 1984-08-25 Sharp Corp 薄膜トランジスタの製造方法
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPS61185724A (ja) * 1985-02-13 1986-08-19 Sharp Corp 薄膜トランジスタの製造方法
US4951113A (en) * 1988-11-07 1990-08-21 Xerox Corporation Simultaneously deposited thin film CMOS TFTs and their method of fabrication
US5037766A (en) * 1988-12-06 1991-08-06 Industrial Technology Research Institute Method of fabricating a thin film polysilicon thin film transistor or resistor
JPH0334464A (ja) * 1989-06-30 1991-02-14 Nippon Steel Corp 薄膜トランジスターおよびその製造方法
US5053347A (en) * 1989-08-03 1991-10-01 Industrial Technology Research Institute Amorphous silicon thin film transistor with a depletion gate
JPH03114234A (ja) * 1989-09-28 1991-05-15 Toshiba Corp 薄膜トランジスタ及びその製造方法
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
JP2648980B2 (ja) * 1990-09-11 1997-09-03 株式会社半導体エネルギー研究所 薄膜トランジスタ作製方法
JPH04505833A (ja) * 1990-10-05 1992-10-08 ゼネラル・エレクトリック・カンパニイ 基準構造の地形の伝搬地形による装置の自己アライメント
US5132745A (en) * 1990-10-05 1992-07-21 General Electric Company Thin film transistor having an improved gate structure and gate coverage by the gate dielectric
WO1992006497A1 (en) * 1990-10-05 1992-04-16 General Electric Company Positive control of the source/drain-gate overlap in self-aligned tfts via a top hat gate electrode configuration
JPH04171767A (ja) * 1990-11-02 1992-06-18 Sharp Corp 薄膜トランジスタ及びその製造方法
KR970006260B1 (ko) * 1994-01-07 1997-04-25 금성일렉트론 주식회사 박막트랜지스터 제조방법
GB9401770D0 (en) * 1994-01-31 1994-03-23 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film circuits
KR0136066B1 (ko) * 1994-05-06 1998-04-24 한민구 오프셋구조로 이루어지는 박막 트랜지스터의 제조방법
KR100192593B1 (ko) * 1996-02-21 1999-07-01 윤종용 폴리 실리콘 박막 트랜지스터의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186880A (ja) * 1990-11-21 1992-07-03 Hitachi Ltd 薄膜トランジスタ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009063606A1 (ja) * 2007-11-15 2009-05-22 Sharp Kabushiki Kaisha 薄膜トランジスタ、薄膜トランジスタの作製方法、及び表示装置

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