JPS59149060A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は薄膜トランジスタ（以下、ＴＰＴと称す）の製
造方法に関し、特にＴＰＴの電極形成方法の改良に関す
るものである。

〈従来技術〉 ＴＰＴは、マトリックス電極構造を有する液晶表示装置
やエレクトロルミネセンス表示装置等に付加することに
より、表示容量の増加あるいは表示品位の向上環を図る
ことが期待でき、また周辺駆動回路の簡素化も達成され
る等、多くの利点を有しており、各方向で鋭意研究開発
がなされている。しかしながら、それにもかかわらず実
用化の段階には到っていないのが実状である。実用化の
阻害されている理由としては、ＴＰＴの製造プロセスに
於ける困難さや素子としての安定性及び信頼性に問題が
残されていること等があげられる。

ＴＰＴに於いて、電極材料特にソース・ドレイン電極材
料に適用されるための条件としては次の各項を満たすこ
とが必要である。

（１）半導体膜と良好なオーム接触が得られる材料であ
ること。

この条件ハ電界効果型トランジスタのソース・ドレイン
電極材料としては不可欠な要素である。

仮にオーム接触が不充分であれば、ソース・ドレイン電
極と半導体膜の接触部で電圧降下が現われ、これに応じ
て出力電圧が低下する。従って、接触部の電圧降下分だ
け駆動電圧を高くすることが必要となり、その結果素子
特性が不均−になって信頼性の低下を招来する危惧が生
ずる０ （２）半導体膜及び基板との付着力が強い薄膜材料であ
ること。

ソース・ドレイン電極膜の付着力が弱い場合には、薄膜
形成後あるいはソース・ドレイン電極としてのパターン
形成時に膜が剥離し易くなる。このような付着力の弱い
膜の付着強度を増加させるには、プラズマによる基板表
面のクリーニングやイオンブレーティングによる成膜あ
るいは各種の前処理法があるが、膜形成時の基板温度を
上げる方法が最も一般的で容易な方法である。これは基
板温度を上げることにより、基板面一ヒの吸着ガスや水
分が除去され、清浄な面になることに加えて膜材料と基
板間の化学結合が促進されること等の理由による。しか
しながら、半導体膜の種類によっては基板温度が制限さ
れる場合がある。例えば、半導体が水素化アモルファス
ソリコンの場合には、温度を２５０℃以」−にすると半
導体膜中の水素原子が離脱し、特性の悪化をもたらすと
いう問題が生じる。従って、このような半導体膜を用い
ると、室温かあるいは１００℃程度の低い基板温度で処
理した場合であっても充分実用に耐えるような付着強度
を持ったソース・ドレイン電極全形成することのできる
薄膜材料であることが要求される。

（３）」−記以外に、一般的に安価な材料であること及
び膜の形成が通常のスパッタリング法、蒸着法等で可能
なこと。

これらの条件はＴＰＴの製造コストの而から重要となる
ものである。

以上のような条件を満足するソース・ドレイン電極材料
としては、半導体膜がアモルファスシリコンの場合には
、アルミニウム（Ａｔ）、マグネシウム（Ｍｇ）、チタ
ニウム（Ｔｉ　）等が用いられるが、リソグラフィーの
容易さ及び膜の安定性等の観点よりアルミニウム（Ａｌ
）が最も適している。

次に、ソース・ドレイン電極の製造プロセスの而より必
要とされる条件は、半導体膜の表面を汚染することなく
ソース・ドレイン電極の形成が可能なことである。半導
体膜表面が汚染されるとトランジスタ特性の不安定及び
信頼性の悪化をきたすこととなる。

以下、半導体膜として水素化アモルファスシリコン、ソ
ース・ドレイン電極としてアルミニウム（Ａｔ）’Ｉｌ
−用いた従来のＴＰＴの製造プロセスについて第１図を
参照しながら簡単に説明する。

第１図（Ａ）：　　ガラス基板（１）上にエツチングの
ストップ層（２）としてＴａ２Ｏ，を層設し、この−１
−にゲート電極（３）としてＴａ膜をパターン形成する
。

第１図（Ｂ）：　　ゲート電極（３）全陽極酸化してゲ
ート絶縁膜（４）を形成する。

第１図（Ｃ）　：　　ＣＶ　Ｄ法等によりＳｉ３Ｎ４膜
（５）及びアモルファスシリコン膜（ｅ＋　＊　重畳形
成する。

第１図））：　　７オトレジストを塗布し、リソグラフ
ィーによりＳｉ３Ｎ４膜（５）及びアモルファスシリコ
ン膜（Ｉｉ）　ｋ　ハターン化スル。

第１図（Ｅ）゛　　ソース・ドレイン電極（７）として
Ａｔを全面蒸着後、リソグラフィー法によ ってパターン化し、ＴＦＴとする。

上記従来の製造プロセスにおいては、アモルファスシリ
コン膜６のパターン化の際に直接フォトレジストが塗布
され、前焼き（９０℃）及び後焼き（１２０℃）を行な
った後、ＣＦ４ガスによるドライエツチングあるいはフ
ッ酸と硝酸の混合液による湿式エツチングを行なってア
モルファスシリコン膜及び５１３Ｎ４膜がパターン化さ
れる。その後、こ　　□のレジストを剥離するのである
が、ドライエツチングの場合、レジストの焼きつきによ
りアセトンで洗浄してもレジス）ｋ完全に剥離できない
という欠点がある。また湿式エツチングの場合、レジス
トの焼きつきは生じないが、アモルファスシリコンはポ
ーラスな材料でありレジストが膜内部へ侵入するため、
同様にレジスＩｆ完全に除去することは困難であった。

レジストヲ完全に除去するためにアッンヤーを用いてア
モルファスンリコン膜表面を洗浄化する方法も考えられ
るが、工程が増えまた均一にアモルファスシリコン膜表
面ｋ　削ることは困難である。従って、従来のＴＰＴの
製造方法ではＴＰＴ特性の再現性及び信頼性に問題が生
じていた。

〈発明の目的〉 本発明は」ユ述の問題点に鑑み、ＴＰＴ’ｉ構成する半
導体膜よりパターン化の際のレジストヲ完全にかつ容易
に除去して動作特性及び信頼性の良好なＴＦＴｋ作製す
る製造技術を提供することを目的とするものである。

〈実施例〉 第２図は本発明の１実施例を示すＴＰＴの製造工程図で
ある。

第２図（３）°　ガラス基板ｆｌｊ上にエツチングのス
ト・ンプ層（２）としてＴａ２Ｏ、を層設する。

ストップ層（２）」−にＴａ膜を形成した後、パターン
化してゲート電極（３）とする。

ストップ層（２）ハゲート電極（３）としてＴａ膜をパ
ターン形成する際のエツチング雰囲気からガラス基板（
１）が侵蝕されるのを防ぐための保護膜として作用する
ものである。Ｔａ膜はスパッタリングあるいは蒸着法に
より厚さ２００　ｏＸ程度に形成する。

Ｔａ膜のパターン化は湿式あるいはドライエツチング法
等で行なわれる。

第２図［有］）：　ゲート電極（３）を陽極酸化してＴ
ａ　２０５のゲート絶縁膜（４）全形成する。

第２図（Ｃ）：　　プラズマＣＶＤ法により、Ｓｉ３Ｎ
４膜＋５）及びアモルファスソリコン膜（ｅｌ−重畳し
・て積層する。更にアモルファスシリコン膜（６）」−
に蒸着法で第１のＡ７膜（８）を堆積する。

Ｓ　ｒ　３　Ｎ　４膜（５）は陽極酸化で得られたＴａ
２Ｏ，のゲート絶縁膜（４）の絶縁特性が不安定である
ことよりこれを補償するための絶縁膜である。アモルフ
ァスシリコン膜（６）はＴＦＴの半導体膜となるもので
あり、アモルファスシリコン以外に他の半導体材料を使
用することも可能である。まだ、？ｆＪ１０ｋＡ膜（８
）は第１層ソース・ドレイン電極となるもので、蒸着法
により室温で厚さ１０００人程度に形成される。第１の
Ａｔ膜（８）は後述するレジストに対してアモルファス
シリコン膜（６）全保護する機能も有している。Ａｔの
代わりにＭｇ、Ｔｉ等の金属を使用することもできる。

第２図の）：　第１のＡｔ膜（８）」―に７オトレジス
トを塗布し、第１のＡｔ膜（８）、５１３Ｎ４膜＋ｆｉ
）及びアモルファスシリコン膜＋６＋にパターン化する
。

第１のＡｔ膜（８）はフォト１／シスト塗布後リソグラ
フイーを行なって湿式エツチング法でパターン化し、次
に５ｔ３Ｎ４膜（５）及びアモルファスシリコン膜（６
）はフッ酸と硝酸の混合液を用いた湿式エツチングある
いｉｊ：　ＣＦ　４によるドライエツチングでパターン
化される。

第２図（Ｅ）：　　次に第２層目のソース・ドレイン電
極（７）としてＡｔ’ｆ−全面に蒸着形成した後パター
ン化してＴＰＴとする。

第２層目のソース・ドレイン電極（７）はＴＰＴとして
の主たるソース・ドレイン電極となるものであり、Ａｔ
−２室温で１μｍの厚さに蒸着後、リングラフイーによ
りパターン化する。このパターン化に於いて第１層ソー
ス・ドレイン電極（下地電極）である第１のＡｔ膜（８
）もソース・ドレイン間の部分がエツチングされて離間
される。尚、第２層目のソース・ドレイン電極＋７）ｉ
ｄＡ４の代わりにＦ　ｅ　＋　Ｍｇ　Ｔ　Ｔ　＋　＋　
Ｎ　ｊ等の金属を用いることもでき、また複数種の金属
膜を重′畳形成してもよい。

第１層目のソース・ドレイン電極と第２層目のソース・
ドレイン電極がＡｔの如く同一材料である場合には電極
パターンの加工成形は同時に行なわれる。異なる材料で
形成されている場合には第２層目のソース−ドレイン電
極（７）ヲパターン化した後、エッチャントに変更して
第１層目のソース・ドレイン電極をソースとドレインに
離間させる。

上記製造工程に於いて、半導体膜となるアモルファスシ
リコン膜（６）のパターン化に際してはレジストは直接
アモルファスシリコン膜（６）上に形成されず、第１層
ソースのドレイン電極となる第１の７Ａｔ膜（８）上に
形成されるため、パターン成形後に半導体膜中にレジス
トが残存するといった危惧が解消される。Ａｔを蒸着形
成した膜は緻密であり、従ってこの膜面よりレジストヲ
完全除去することは容易である。

〈発明の効果〉 以」−詳説した如く、本発明によればＴＰＴの半導体膜
が製造プロセス中にレジストで汚染されることがなく、
動作特性が良好で信頼性の高いＴＰＴを得ることができ
る。またパターン化の際に使用したレジストの除去も容
易であり生産性の高い製造技術が確立される。

【図面の簡単な説明】

第１図（Ａ）（Ｂ）（Ｃ’）の）（Ｅ）は従来のＴＰＴ
の製造方法を示す工程図である。 第２図（Ａ）市）（Ｃ）（Ｄ）（Ｅ）は本発明の１実施
例を示すＴＰＴの製造工程図である。 １・・・ガラス基板　２・・・ストップ層　３・・・ゲ
ート電極　４・・・ゲート絶縁膜　５・・・Ｓｉ３Ｎ４
膜　６・・・アモルファスシリコン膜　７・・・ソース
・ドレイン電極　８・・・第１のＡｔ膜 、ｔ　　　＞ 代理人　弁理＋　福　士　愛　彦　（他２名）ｌ＋＋１ 第１図 Ｑ

Claims (1)

【特許請求の範囲】
1. １、半導体膜に第１の金属膜を被覆した後、該第１の金
   属膜上にレジス）ｋ塗布して前記半導体膜と前記第１の
   半導体膜をパターン成形し、更に前記第１の金属膜に第
   ２の金属膜を重畳するとともに該第２の金属膜と前記第
   １の金属膜でソース・ドレイン電極を構成することを特
   徴とする薄膜トランジスタの製造方法。