JPH0578948B2 - - Google Patents
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- JPH0578948B2 JPH0578948B2 JP23070584A JP23070584A JPH0578948B2 JP H0578948 B2 JPH0578948 B2 JP H0578948B2 JP 23070584 A JP23070584 A JP 23070584A JP 23070584 A JP23070584 A JP 23070584A JP H0578948 B2 JPH0578948 B2 JP H0578948B2
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- semiconductor layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Description
産業上の利用分野
この発明は、薄膜トランジスタや薄膜トランジ
スタアレイの製造方法に関し、特にゲート絶縁膜
と半導体層との界面を良好にした薄膜トランジス
タの製造方法に関する。 従来の技術 薄膜トランジスタは、液晶やEL表示装置等の
駆動用として、さかんに研究されているが、オン
電流とオフ電流との比が大きくて、安定な特性を
有するものが望まれている。このためには、特
に、薄膜トランジスタのゲート絶縁膜と半導体層
との界面を清浄に製造することが必要である。 薄膜トランジスタは一般に第２図のような構造
をしている。すなわち、ガラス等の絶縁性基板１
上に形成されたAl等の金属層からなるゲート電
極２、Al2O3等からなるゲート絶縁膜３、ｎ形ま
たはｐ形の導電形を与える不純物を含んだCdSe、
Si等からなる半導体層４、Al等の金属層からな
るソース電極５およびドレイン電極６とから構成
されている。 従来このゲート絶縁膜３と半導体層４との界面
を清浄に製造する方法としては、同一真空中で全
面にゲート絶縁膜３と半導体層４を連続して形成
する方法、または、半導体層４を全面に付着する
前に、真空中で全面をエツチングしたり、全面に
新しいゲート絶縁膜３を形成するなどの方法が提
案されている（例えば、特開昭57−104261号公
報）。 また薄膜トランジスタの各層を微細な所定領域
に容易に形成する方法としては、フオトレジスタ
膜を用いたリフトオフ法がよく知られている。た
とえば半導体層４を所定領域に形成する場合に
は、ゲート絶縁膜３上にフオトレジスト膜を全面
塗布形成した後、露光、現像処理により半導体層
４を付着する領域のみのフオトレジスト膜を除去
する。この後、全面に半導体層を蒸着法などによ
り付着した後、フオトレジスト膜およびフオトレ
ジスト膜上の半導体層を除去する。 発明が解決しようとする問題点 従来のゲート絶縁膜３と半導体層４との界面を
清浄に製造する方法では、半導体層４を全面に形
成した後、半導体層４を所定の形状にパターニン
グする必要がある。これは、たとえば半導体層４
上に所定の形状のフオトレジスト膜を形成して、
それをマスクとして、エツチングを行なう等の方
法がある。しかしながら、半導体層４の材料によ
つては、半導体層４のみを選択的にエツチングす
ることが困難な場合がしばしば発生する。このた
め、薄膜トランジスタアレイを形成するような場
合には、形状や寸法に制約が生ずるという問題が
あつた。 また従来から知られているリフトオフ法で製造
する場合には、半導体層４を付着する領域中に、
フオトレジスト膜の残渣やフオトレジスト膜中に
含まれる不純物の付着、また露光、現像処理中の
プロセスによる汚染があると、薄膜トランジスタ
においてチヤネル領域となるゲート絶縁膜３と半
導体層４との界面は非常に汚れた状態となり、キ
ヤリアのトツプレベル等も多く発生し、良好なト
ランジスタ特性を得ることができなかつた。 そこで、本発明は、詳細パターンの形成が容易
なリフトオフ法を用いながら、ゲート絶縁膜と半
導体層との界面特性の良好な薄膜トランジスタの
製造方法を提供することを目的としている。 問題点を解決するための手段 絶縁性基板上に形成したゲート電極を含む領域
に第１のゲート絶縁膜を形成する工程と、前記第
１のゲート絶縁膜上にフオトレジスト膜を塗布し
所望の形状のパターンを形成する工程と、前記フ
オトレジスト膜をマスクとして前記第１のゲート
絶縁膜の表面の一部をエツチングする工程と、前
記第１のゲート絶縁膜及び前記フオトレジスト膜
上に第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜上に半導体層を形成した後、
前記フオトレジスト膜を除去する工程と、前記半
導体層を含む領域にソースおよびドレイン電極を
形成する工程とを有する。 作 用 本発明の製造方法によれば、フオトレジスト膜
をマスクとして第１のゲート絶縁膜の表面の一部
をエツチングすることにより、フオトレジスト膜
の残渣やフオトレジスト膜中に含まれる不純物の
付着、また露光、現状処理中のプロセスによる汚
染等を取り除くことができる。また、エツチング
により半導体層が付着するゲート絶縁膜の表面に
凹凸が生じたような場合にも、この上に第２のゲ
ート絶縁膜を形成しているので、表面が平坦化さ
れ半導体層の結晶性に悪影響を及ぼす心配がな
い。 この結果ゲート絶縁膜と半導体層との界面を清
浄にすることができ、リフトオフ法によつても特
性の良好な、安定な薄膜トランジスタを製造する
ことができる。 実施例 以下、本発明の実施例を添付図面にもとづいて
説明する。 第１図は本発明の薄膜トランジスタの製造方法
の一実施例を示す断面図である。 第１図ａに示すように、ガラス等の絶縁性基板
７上に、100nｍ程度の膜厚を有するAlからなる
ゲート電極８を真空蒸着法やフオトリソグラフイ
技術等を用いて所定の形状に作製する。さらにそ
のゲート電極８を含む絶縁性基板７上に500nｍ
程度の膜厚を有するTa2O5からなる第１のゲート
絶縁膜９を高周波マグネトロンスパツタ法等によ
り形成する。次に第１のゲート絶縁膜９上に例え
ば、シツプレイ（Shipley）社製AZ1350J等のフ
オトレジストを約1500nｍの厚さに均一に塗布し
た後、周知のフオトリソグラフイ技術を用いて、
所定形状のフオトレジスト膜１０のパターンを形
成する。 この時、どうしてもフオトレジスト膜１０の開
口部には、フオトレジスト膜の残渣やフオトレジ
スト膜中の不純物、また露光、現像処理中のプロ
セス等による汚染物質１１が付着する。 そこで次に第１図ｂに示すように、フオトレジ
スト膜１０をマスクとして第１のゲート絶縁膜９
の表面を数10nｍ程度の深さまでエツチングを行
なう。この効果、フオトレジスト膜１０の開口部
の汚染物質１１もきれいに取り去られる。エツチ
ングの方法としては、真空中で逆スパツタやイオ
ンビーム等によるエツチングを行なうか、大気中
でケミカルエツチングを行なうなどの方法があ
る。本実施例においては、約0.8W／cm2のパワー
でArガスを用いて逆スパツタを３分間行なつた。
この時、第１のゲート絶縁膜９の表面のエツチン
グ深さは、約30nｍとなつた。 エツチングを行なつた第１のゲート絶縁膜９の
表面にはいかなる方法によつても少なからず凹凸
ができたり欠陥が発生することが電子顕微鏡等の
観察により明らかとなつた。そこで次に第１図ｃ
に示すように、フオトレジスト膜１０及び第１の
ゲート絶縁膜９の上に50nｍ程度の膜厚を有する
Al2O3からなる第２のゲート絶縁膜１２を高周波
マグネトロンスパツタ法等により形成する。 この上にさらに50nｍ程度の膜厚を有するCdSe
からなる半導体層１３を抵抗加熱等の真空蒸着技
術を用いて形成する。 次に第１図ｄに示すように、アセトン中での超
音波洗浄などにより前記フオトレジスト膜１０及
びその上の第２のゲート絶縁膜１２と半導体層１
３とを除去した後、半導体層１３を含む領域に
100nｍ程度の膜厚を有するAlからなるソースお
よびドレイン電極１４，１５を真空蒸着法やフオ
トリソグラフイ技術等を用いて所定の形状に作製
する。 このようにして得られた薄膜トランジスタは、
窒素ガス雰囲気中や真空中などの非酸化雰囲気で
300〜350℃の温度で約２時間焼鈍することが望ま
しい。 第１表に、本実施例による薄膜トランジスタ
、及び第１図ｃにおける第２のゲート絶縁膜１
２を形成する工程を省いて得られた薄膜トランジ
スタ、及び第１図ｂにおける第１のゲート絶縁
膜９の表面の一部をエツチングする工程を省いて
得られた薄膜トランジスタ、及び従来のリフト
オフ法により得られた薄膜トランジスタの各々
の電気特性を比較して示した。これからわかるよ
うに、本発明の製造方法による薄膜トランジスタ
では、ゲート酸化膜と半導体層との界面が清浄か
つ平坦
スタアレイの製造方法に関し、特にゲート絶縁膜
と半導体層との界面を良好にした薄膜トランジス
タの製造方法に関する。 従来の技術 薄膜トランジスタは、液晶やEL表示装置等の
駆動用として、さかんに研究されているが、オン
電流とオフ電流との比が大きくて、安定な特性を
有するものが望まれている。このためには、特
に、薄膜トランジスタのゲート絶縁膜と半導体層
との界面を清浄に製造することが必要である。 薄膜トランジスタは一般に第２図のような構造
をしている。すなわち、ガラス等の絶縁性基板１
上に形成されたAl等の金属層からなるゲート電
極２、Al2O3等からなるゲート絶縁膜３、ｎ形ま
たはｐ形の導電形を与える不純物を含んだCdSe、
Si等からなる半導体層４、Al等の金属層からな
るソース電極５およびドレイン電極６とから構成
されている。 従来このゲート絶縁膜３と半導体層４との界面
を清浄に製造する方法としては、同一真空中で全
面にゲート絶縁膜３と半導体層４を連続して形成
する方法、または、半導体層４を全面に付着する
前に、真空中で全面をエツチングしたり、全面に
新しいゲート絶縁膜３を形成するなどの方法が提
案されている（例えば、特開昭57−104261号公
報）。 また薄膜トランジスタの各層を微細な所定領域
に容易に形成する方法としては、フオトレジスタ
膜を用いたリフトオフ法がよく知られている。た
とえば半導体層４を所定領域に形成する場合に
は、ゲート絶縁膜３上にフオトレジスト膜を全面
塗布形成した後、露光、現像処理により半導体層
４を付着する領域のみのフオトレジスト膜を除去
する。この後、全面に半導体層を蒸着法などによ
り付着した後、フオトレジスト膜およびフオトレ
ジスト膜上の半導体層を除去する。 発明が解決しようとする問題点 従来のゲート絶縁膜３と半導体層４との界面を
清浄に製造する方法では、半導体層４を全面に形
成した後、半導体層４を所定の形状にパターニン
グする必要がある。これは、たとえば半導体層４
上に所定の形状のフオトレジスト膜を形成して、
それをマスクとして、エツチングを行なう等の方
法がある。しかしながら、半導体層４の材料によ
つては、半導体層４のみを選択的にエツチングす
ることが困難な場合がしばしば発生する。このた
め、薄膜トランジスタアレイを形成するような場
合には、形状や寸法に制約が生ずるという問題が
あつた。 また従来から知られているリフトオフ法で製造
する場合には、半導体層４を付着する領域中に、
フオトレジスト膜の残渣やフオトレジスト膜中に
含まれる不純物の付着、また露光、現像処理中の
プロセスによる汚染があると、薄膜トランジスタ
においてチヤネル領域となるゲート絶縁膜３と半
導体層４との界面は非常に汚れた状態となり、キ
ヤリアのトツプレベル等も多く発生し、良好なト
ランジスタ特性を得ることができなかつた。 そこで、本発明は、詳細パターンの形成が容易
なリフトオフ法を用いながら、ゲート絶縁膜と半
導体層との界面特性の良好な薄膜トランジスタの
製造方法を提供することを目的としている。 問題点を解決するための手段 絶縁性基板上に形成したゲート電極を含む領域
に第１のゲート絶縁膜を形成する工程と、前記第
１のゲート絶縁膜上にフオトレジスト膜を塗布し
所望の形状のパターンを形成する工程と、前記フ
オトレジスト膜をマスクとして前記第１のゲート
絶縁膜の表面の一部をエツチングする工程と、前
記第１のゲート絶縁膜及び前記フオトレジスト膜
上に第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜上に半導体層を形成した後、
前記フオトレジスト膜を除去する工程と、前記半
導体層を含む領域にソースおよびドレイン電極を
形成する工程とを有する。 作 用 本発明の製造方法によれば、フオトレジスト膜
をマスクとして第１のゲート絶縁膜の表面の一部
をエツチングすることにより、フオトレジスト膜
の残渣やフオトレジスト膜中に含まれる不純物の
付着、また露光、現状処理中のプロセスによる汚
染等を取り除くことができる。また、エツチング
により半導体層が付着するゲート絶縁膜の表面に
凹凸が生じたような場合にも、この上に第２のゲ
ート絶縁膜を形成しているので、表面が平坦化さ
れ半導体層の結晶性に悪影響を及ぼす心配がな
い。 この結果ゲート絶縁膜と半導体層との界面を清
浄にすることができ、リフトオフ法によつても特
性の良好な、安定な薄膜トランジスタを製造する
ことができる。 実施例 以下、本発明の実施例を添付図面にもとづいて
説明する。 第１図は本発明の薄膜トランジスタの製造方法
の一実施例を示す断面図である。 第１図ａに示すように、ガラス等の絶縁性基板
７上に、100nｍ程度の膜厚を有するAlからなる
ゲート電極８を真空蒸着法やフオトリソグラフイ
技術等を用いて所定の形状に作製する。さらにそ
のゲート電極８を含む絶縁性基板７上に500nｍ
程度の膜厚を有するTa2O5からなる第１のゲート
絶縁膜９を高周波マグネトロンスパツタ法等によ
り形成する。次に第１のゲート絶縁膜９上に例え
ば、シツプレイ（Shipley）社製AZ1350J等のフ
オトレジストを約1500nｍの厚さに均一に塗布し
た後、周知のフオトリソグラフイ技術を用いて、
所定形状のフオトレジスト膜１０のパターンを形
成する。 この時、どうしてもフオトレジスト膜１０の開
口部には、フオトレジスト膜の残渣やフオトレジ
スト膜中の不純物、また露光、現像処理中のプロ
セス等による汚染物質１１が付着する。 そこで次に第１図ｂに示すように、フオトレジ
スト膜１０をマスクとして第１のゲート絶縁膜９
の表面を数10nｍ程度の深さまでエツチングを行
なう。この効果、フオトレジスト膜１０の開口部
の汚染物質１１もきれいに取り去られる。エツチ
ングの方法としては、真空中で逆スパツタやイオ
ンビーム等によるエツチングを行なうか、大気中
でケミカルエツチングを行なうなどの方法があ
る。本実施例においては、約0.8W／cm2のパワー
でArガスを用いて逆スパツタを３分間行なつた。
この時、第１のゲート絶縁膜９の表面のエツチン
グ深さは、約30nｍとなつた。 エツチングを行なつた第１のゲート絶縁膜９の
表面にはいかなる方法によつても少なからず凹凸
ができたり欠陥が発生することが電子顕微鏡等の
観察により明らかとなつた。そこで次に第１図ｃ
に示すように、フオトレジスト膜１０及び第１の
ゲート絶縁膜９の上に50nｍ程度の膜厚を有する
Al2O3からなる第２のゲート絶縁膜１２を高周波
マグネトロンスパツタ法等により形成する。 この上にさらに50nｍ程度の膜厚を有するCdSe
からなる半導体層１３を抵抗加熱等の真空蒸着技
術を用いて形成する。 次に第１図ｄに示すように、アセトン中での超
音波洗浄などにより前記フオトレジスト膜１０及
びその上の第２のゲート絶縁膜１２と半導体層１
３とを除去した後、半導体層１３を含む領域に
100nｍ程度の膜厚を有するAlからなるソースお
よびドレイン電極１４，１５を真空蒸着法やフオ
トリソグラフイ技術等を用いて所定の形状に作製
する。 このようにして得られた薄膜トランジスタは、
窒素ガス雰囲気中や真空中などの非酸化雰囲気で
300〜350℃の温度で約２時間焼鈍することが望ま
しい。 第１表に、本実施例による薄膜トランジスタ
、及び第１図ｃにおける第２のゲート絶縁膜１
２を形成する工程を省いて得られた薄膜トランジ
スタ、及び第１図ｂにおける第１のゲート絶縁
膜９の表面の一部をエツチングする工程を省いて
得られた薄膜トランジスタ、及び従来のリフト
オフ法により得られた薄膜トランジスタの各々
の電気特性を比較して示した。これからわかるよ
うに、本発明の製造方法による薄膜トランジスタ
では、ゲート酸化膜と半導体層との界面が清浄か
つ平坦
【表】
であるので、トラツプレベルが少なく、よつて閾
値電圧VTが低く、ドレイン電流IDの安定性もいち
じるしく改善されている。また、半導体層の結晶
性も向上しているため移動度は約200cm2／Ｖ・Ｓ
と非常に多きな値を示す。 第１のゲート絶縁膜と第２のゲート絶縁膜の構
成材料が同一であれば、それらの界面が非常にな
めらかに接合されて、薄膜トランジスタのゲート
絶縁膜中のトラツプレベルを減少させることがで
き、薄膜トランジスタの長期安定性を向上させる
ことができる。 第１のゲート絶縁膜の表面の一部をエツチング
する工程と第２のゲート絶縁膜を形成する工程と
の間で大気中にさらされると、その表面に不純物
が付着して、ゲート絶縁膜中にトラツプレベル等
が発生するおそれがあるので、これらの工程は同
一真空中で連続して行なわれることが望ましい。 さらに半導体層を形成する工程も同一真空中で
連続して行なわれれば、ゲート絶縁膜と半導体層
との界面も清浄に保つことができる。 逆スパツタによるエツチングとスパツタによる
薄膜形成は、それらのメカニズムが同一のもので
あるので、第１のゲート絶縁膜と第２のゲート絶
縁膜との界面が自然に接合されゲート絶縁膜中の
欠陥を極力少なくすることができる。 またこのことは、イオンビームエツチングとイ
オンビームスパツタにおいても同様のことがいえ
る。 本発明の製造方法によれば、半導体層がなんで
あつても同様の効果を奏するがその材料がCdSe
であれば特に効果が大きいことが実施例からも明
らかである。 発明の効果 以上の説明から明らかなように、本発明に依れ
ば、微細パターンの形成が容易なリフトオフ法を
用いても、ゲート絶縁膜と半導体層との界面を清
浄かつ平坦に形成することができ、薄膜トランジ
スタの電気特性や安定性を大きく改善することが
でき、各種表示装置の駆動等に広く利用できるも
のである。
値電圧VTが低く、ドレイン電流IDの安定性もいち
じるしく改善されている。また、半導体層の結晶
性も向上しているため移動度は約200cm2／Ｖ・Ｓ
と非常に多きな値を示す。 第１のゲート絶縁膜と第２のゲート絶縁膜の構
成材料が同一であれば、それらの界面が非常にな
めらかに接合されて、薄膜トランジスタのゲート
絶縁膜中のトラツプレベルを減少させることがで
き、薄膜トランジスタの長期安定性を向上させる
ことができる。 第１のゲート絶縁膜の表面の一部をエツチング
する工程と第２のゲート絶縁膜を形成する工程と
の間で大気中にさらされると、その表面に不純物
が付着して、ゲート絶縁膜中にトラツプレベル等
が発生するおそれがあるので、これらの工程は同
一真空中で連続して行なわれることが望ましい。 さらに半導体層を形成する工程も同一真空中で
連続して行なわれれば、ゲート絶縁膜と半導体層
との界面も清浄に保つことができる。 逆スパツタによるエツチングとスパツタによる
薄膜形成は、それらのメカニズムが同一のもので
あるので、第１のゲート絶縁膜と第２のゲート絶
縁膜との界面が自然に接合されゲート絶縁膜中の
欠陥を極力少なくすることができる。 またこのことは、イオンビームエツチングとイ
オンビームスパツタにおいても同様のことがいえ
る。 本発明の製造方法によれば、半導体層がなんで
あつても同様の効果を奏するがその材料がCdSe
であれば特に効果が大きいことが実施例からも明
らかである。 発明の効果 以上の説明から明らかなように、本発明に依れ
ば、微細パターンの形成が容易なリフトオフ法を
用いても、ゲート絶縁膜と半導体層との界面を清
浄かつ平坦に形成することができ、薄膜トランジ
スタの電気特性や安定性を大きく改善することが
でき、各種表示装置の駆動等に広く利用できるも
のである。
第１図は本発明の薄膜トランジスタの製造方法
の一実施例を示す断面図、第２図は薄膜トランジ
スタの一般的な構造を示す断面図である。 ９……第１のゲート絶縁膜、１０……フオトレ
ジスト膜、１１……汚染物質、１２……第２のゲ
ート絶縁膜、１３……半導体層。
の一実施例を示す断面図、第２図は薄膜トランジ
スタの一般的な構造を示す断面図である。 ９……第１のゲート絶縁膜、１０……フオトレ
ジスト膜、１１……汚染物質、１２……第２のゲ
ート絶縁膜、１３……半導体層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板上に形成したゲート電極を含む領
域に第１のゲート絶縁膜を形成する工程と、前記
第１のゲート絶縁膜上にフオトレジスト膜を塗布
し所定の形状のパターンを形成する工程と、前記
フオトレジスト膜をマスクとして前記第１のゲー
ト絶縁膜の表面の一部をエツチングする工程と、
前記第１のゲート絶縁膜及び前記フオトレジスト
膜上に第２のゲート絶縁膜を形成する工程と、前
記第２のゲート絶縁膜上に半導体層を形成した
後、前記フオトレジスト膜を除去する工程と、前
記半導体層を含む領域にソースおよびドレイン電
極を形成する工程とを有することを特徴とする薄
膜トランジスタの製造方法。 ２ 第１のゲート絶縁膜と、第２のゲート絶縁膜
の構成材料が同一であることを特徴とする特許請
求の範囲第１項記載の薄膜トランジスタの製造方
法。 ３ 第１のゲート絶縁膜の表面の一部をエツチン
グする工程と、第２のゲート絶縁膜を形成する工
程が同一真空中で連続して行なわれることを特徴
とする特許請求の範囲第１項記載の薄膜トランジ
スタの製造方法。 ４ 第１のゲート絶縁膜の表面の一部をエツチン
グする工程と、第２のゲート絶縁膜を形成する工
程と、半導体層を形成する工程が同一真空中で連
続して行なわれることを特徴とする特許請求の範
囲第１項記載の薄膜トランジスタの製造方法。 ５ 第１のゲート絶縁膜の表面の一部が逆スパツ
タによりエツチングされ、第２のゲート絶縁膜が
スパツタにより形成されることを特徴とする特許
請求の範囲第１項、第３項または第４項記載の薄
膜トランジスタの製造方法。 ６ 第１のゲート絶縁膜の表面の一部がイオンビ
ームによりエツチングされ、第２のゲート絶縁膜
がイオンビームスパツタにより形成されることを
特徴とする特許請求の範囲第１項、第３項または
第４項記載の薄膜トランジスタの製造方法。 ７ 半導体層がCdSeから成ることを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23070584A JPS61108172A (ja) | 1984-11-01 | 1984-11-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23070584A JPS61108172A (ja) | 1984-11-01 | 1984-11-01 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61108172A JPS61108172A (ja) | 1986-05-26 |
| JPH0578948B2 true JPH0578948B2 (ja) | 1993-10-29 |
Family
ID=16912019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23070584A Granted JPS61108172A (ja) | 1984-11-01 | 1984-11-01 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61108172A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0534530B1 (en) * | 1991-09-23 | 2000-05-03 | Koninklijke Philips Electronics N.V. | Method of manufacturing a device whereby a substance is implanted into a body |
| JP3368852B2 (ja) * | 1998-11-27 | 2003-01-20 | 株式会社村田製作所 | 積層パターンの形成方法 |
-
1984
- 1984-11-01 JP JP23070584A patent/JPS61108172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61108172A (ja) | 1986-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |