JPH0544184B2 - - Google Patents
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- JPH0544184B2 JPH0544184B2 JP57053539A JP5353982A JPH0544184B2 JP H0544184 B2 JPH0544184 B2 JP H0544184B2 JP 57053539 A JP57053539 A JP 57053539A JP 5353982 A JP5353982 A JP 5353982A JP H0544184 B2 JPH0544184 B2 JP H0544184B2
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- 239000010409 thin film Substances 0.000 claims description 52
- 239000004065 semiconductor Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 34
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims 1
- 229910052804 chromium Inorganic materials 0.000 claims 1
- 239000011651 chromium Substances 0.000 claims 1
- 229910052750 molybdenum Inorganic materials 0.000 claims 1
- 239000011733 molybdenum Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 description 11
- 239000007864 aqueous solution Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229960000583 acetic acid Drugs 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000012362 glacial acetic acid Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000007733 ion plating Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 238000004506 ultrasonic cleaning Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、シリコンを母体とする薄膜状の半導
体層を有する薄膜トランジスタの製造方法に関す
る。
体層を有する薄膜トランジスタの製造方法に関す
る。
基板上に設けられたシリコンを母体とする薄膜
状の半導体層の基板とは反対側の表面上にゲート
絶縁層が設けられている所謂、上ゲートコブレナ
ー型の構造を有する薄膜トランジスタは、ゲート
電極に一定電圧VGを印加し、ソース電極とドレ
イン電極との間の電圧VDを変化させた際のソー
ス電極とドレイン電極との間を流れる電流IDは、
VDが小さい領域では殆んど変らず、増加する傾
向を示さない。
状の半導体層の基板とは反対側の表面上にゲート
絶縁層が設けられている所謂、上ゲートコブレナ
ー型の構造を有する薄膜トランジスタは、ゲート
電極に一定電圧VGを印加し、ソース電極とドレ
イン電極との間の電圧VDを変化させた際のソー
ス電極とドレイン電極との間を流れる電流IDは、
VDが小さい領域では殆んど変らず、増加する傾
向を示さない。
詰り、所謂VD−ID特性がVDの小さい領域にお
いて線型的にならずにVD−ID特性曲線が歪んだも
のと成り好ましいトランジスタ特性を示さない。
これは、薄膜シリコンから成る半導体層と電極と
の間に充分なるオーミツク接触が形成されていな
い事に起因している。
いて線型的にならずにVD−ID特性曲線が歪んだも
のと成り好ましいトランジスタ特性を示さない。
これは、薄膜シリコンから成る半導体層と電極と
の間に充分なるオーミツク接触が形成されていな
い事に起因している。
このことを解決する試みとして、前記ノンドー
プの半導体層と前記ソース及びドレイン電極との
間にシリコンを母体とする比抵抗が103Ωcm以下
のn+型半導体層（n+層）を設けオーミツク接触
性を高めることが、例えば特開昭56−135968号公
報で提案されている。
プの半導体層と前記ソース及びドレイン電極との
間にシリコンを母体とする比抵抗が103Ωcm以下
のn+型半導体層（n+層）を設けオーミツク接触
性を高めることが、例えば特開昭56−135968号公
報で提案されている。
n+層を形成するには、シリコンを母体とする
層中にｎ型不純物をドーピングしてやれば良い。
層中にｎ型不純物をドーピングしてやれば良い。
而乍ら、このシリコン中に不純物をドーピング
する方法として、所謂、単結晶シリコンウエハを
用いるMOS−ICの作成・プロセスにおいて広く
用いられている熱拡散やイオンインプランテーシ
ヨンを採用し様とすると、共に900℃以上の高温
における熱処理を必要とする為に、ガラス基板を
用いることや、比較的低温で膜形成を行なつてい
る等の理由により薄膜シリコントランジスタの製
造プロセスには不適である。
する方法として、所謂、単結晶シリコンウエハを
用いるMOS−ICの作成・プロセスにおいて広く
用いられている熱拡散やイオンインプランテーシ
ヨンを採用し様とすると、共に900℃以上の高温
における熱処理を必要とする為に、ガラス基板を
用いることや、比較的低温で膜形成を行なつてい
る等の理由により薄膜シリコントランジスタの製
造プロセスには不適である。
この為、従来においては、グロー放電（GD）
法、ハイバキユームデポジシヨン（HVD）法、
イオンプレーテイング（IP）法等によりn+層を
薄膜状に堆積させた後に、ホトエツチングにより
不要部のn+層を除去し、ソース電極及びドレイ
ン電極と半導体層との界面にのみn+層を残存さ
せることが通常の方法として提案されているが、
この方法を実現するにはn+層と半導体層との選
択エツチングが必要となる。しかし、n+層、半
導体層共にシリコンを母体とするため、選択エツ
チング比を大きくすることはウエツトエツチン
グ、ドライエツチングのいづれの手法を用いても
今のところ非常に困難である。詰り、選択エツチ
ング比が大きくない為にn+層のエツチングの際
に下地である半導体層の表面もエツチングされ、
荒れを生じたり表面のエツチング量を制御するの
が難しい。その結果、安定した特性を有する薄膜
トランジスタを再現性良く作成するのが極めて困
難であつた。
法、ハイバキユームデポジシヨン（HVD）法、
イオンプレーテイング（IP）法等によりn+層を
薄膜状に堆積させた後に、ホトエツチングにより
不要部のn+層を除去し、ソース電極及びドレイ
ン電極と半導体層との界面にのみn+層を残存さ
せることが通常の方法として提案されているが、
この方法を実現するにはn+層と半導体層との選
択エツチングが必要となる。しかし、n+層、半
導体層共にシリコンを母体とするため、選択エツ
チング比を大きくすることはウエツトエツチン
グ、ドライエツチングのいづれの手法を用いても
今のところ非常に困難である。詰り、選択エツチ
ング比が大きくない為にn+層のエツチングの際
に下地である半導体層の表面もエツチングされ、
荒れを生じたり表面のエツチング量を制御するの
が難しい。その結果、安定した特性を有する薄膜
トランジスタを再現性良く作成するのが極めて困
難であつた。
本発明の目的はn+層と半導体層との選択エツ
チングをせずに不要部のn+層を除去することに
より、上記従来法の欠点を解消し得る前記の構造
を有する薄膜トランジスタの製造方法を提案する
ことである。
チングをせずに不要部のn+層を除去することに
より、上記従来法の欠点を解消し得る前記の構造
を有する薄膜トランジスタの製造方法を提案する
ことである。
上述した目的は、絶縁性表面を有する基板上に
設けられた薄膜半導体層と、該薄膜半導体層上に
間隔を置いて配された一対の不純物含有薄膜半導
体層を介して設けられたソース及びドレイン電極
と、該薄膜半導体層上の該間隔に対応した位置に
ゲート絶縁層を介して設けられたゲート電極と、
を有する薄膜トランジスタの製造方法において、
該基板上に形成された該薄膜半導体層となるシリ
コン薄膜上にリフトオフ用のマスク材を設け、該
マスク材上と該マスク材より露出した該シリコン
薄膜上に不純物を含有するシリコン薄膜を堆積さ
せ、該マスク材と該マスク材上の該不純物を含有
するシリコン薄膜とを除去することにより該不純
物を含有するシリコン薄膜からなる該一対の不純
物含有薄膜半導体層を形成することを特徴とする
薄膜トランジスタの製造方法により達成される。
本発明によれば、所謂リフトオフ法を用いて一対
の不純物を含有する薄膜半導体層を形成すること
により、チヤンネルとなる薄膜半導体層に悪影響
を及ぼすことがない。
設けられた薄膜半導体層と、該薄膜半導体層上に
間隔を置いて配された一対の不純物含有薄膜半導
体層を介して設けられたソース及びドレイン電極
と、該薄膜半導体層上の該間隔に対応した位置に
ゲート絶縁層を介して設けられたゲート電極と、
を有する薄膜トランジスタの製造方法において、
該基板上に形成された該薄膜半導体層となるシリ
コン薄膜上にリフトオフ用のマスク材を設け、該
マスク材上と該マスク材より露出した該シリコン
薄膜上に不純物を含有するシリコン薄膜を堆積さ
せ、該マスク材と該マスク材上の該不純物を含有
するシリコン薄膜とを除去することにより該不純
物を含有するシリコン薄膜からなる該一対の不純
物含有薄膜半導体層を形成することを特徴とする
薄膜トランジスタの製造方法により達成される。
本発明によれば、所謂リフトオフ法を用いて一対
の不純物を含有する薄膜半導体層を形成すること
により、チヤンネルとなる薄膜半導体層に悪影響
を及ぼすことがない。
本発明の方法によつて作成された薄膜トランジ
スタは、かかる点に鑑み成されたものであつて、
VD−ID特性曲線に歪みのない好ましいトランジス
タ特性を示す。
スタは、かかる点に鑑み成されたものであつて、
VD−ID特性曲線に歪みのない好ましいトランジス
タ特性を示す。
以下、図面に従つて、本発明を具体的に説明す
る。
る。
第１図には、本発明による薄膜シリコントラン
ジスタの製造方法の第１の実施態様例を示す模式
的工程図である。
ジスタの製造方法の第１の実施態様例を示す模式
的工程図である。
第１の実施態様例においては、先ず工程(a)に示
す様にガラス、セラミツクス等から成る基板１０
１上に良く知られたシリコンを母体とする薄膜状
の半導体層１０２を形成する。しかる後、電子ビ
ーム蒸着法等の蒸着技術によつて半導体層１０２
表面上にMoを蒸着して約1μ厚のMo層１０３を
形成する〔工程(b)〕。続いて、Mo層１０３の不
要部を通常のホトエツチング技術によつて除去し
〔工程(c)〕、Mo層１０３の残部をリフトオフ用マ
スクとする。次に、半導体１０２、及びMo層１
０３の表面上に約0.1μ厚のn+層１０４−１，１０
４−２を形成する〔工程(d)〕。その後、リン酸
（85％水溶液）：硝酸（60％水溶液）：氷酢酸：純
水−25：１：５：４（容量比）から成るエツチン
グ液（エツチヤント）に工程(d)で得た部材を、
溶液温度50℃にして所望時間浸漬させて半導体層
１０２上に残存しているMo層１０３を溶解させ
た後に、同液に浸漬させたままの状態で超音波洗
浄（125W、50Hz）を約10分間行ない、その後水
洗することでMo層１０３上に形成されているn+
層１０４−１をリフトオフする。この様にして半
導体層１０２の必要な箇所にのみn+層１０４−
１を残す〔工程(e)〕。その後、再びMoを蒸着し
て、約0.1μ厚にMo層１０５を形成し〔工程(f)〕、
前記のエツチヤントを用いてn+層１０４−１
上にのみMo層を残して、ソース電極１０６、ド
レイン電極１０７とする〔工程(g)〕。次に良く知
られたGD法を用いて、所望の条件にて、窒化シ
リコン層１０８を約0.3μ厚にしてゲート絶縁層１
０９とする〔工程(h)〕。次いで、CF4にH2を20vol
％添加した混合ガスを使用し、平行平板型プラズ
マエツチング装置を用いて、前記窒化シリコン層
１０８に選択的にドライエツチング処理を施し
て、ソース電極１０６、ドレイン電極１０７用の
コンタクトホール１１０，１１１を夫々形成する
〔工程(i)〕。その後、電子ビーム蒸着法によつて
Alを蒸着して約0.6厚にAl層１１２を形成する
〔工程(j)〕。
す様にガラス、セラミツクス等から成る基板１０
１上に良く知られたシリコンを母体とする薄膜状
の半導体層１０２を形成する。しかる後、電子ビ
ーム蒸着法等の蒸着技術によつて半導体層１０２
表面上にMoを蒸着して約1μ厚のMo層１０３を
形成する〔工程(b)〕。続いて、Mo層１０３の不
要部を通常のホトエツチング技術によつて除去し
〔工程(c)〕、Mo層１０３の残部をリフトオフ用マ
スクとする。次に、半導体１０２、及びMo層１
０３の表面上に約0.1μ厚のn+層１０４−１，１０
４−２を形成する〔工程(d)〕。その後、リン酸
（85％水溶液）：硝酸（60％水溶液）：氷酢酸：純
水−25：１：５：４（容量比）から成るエツチン
グ液（エツチヤント）に工程(d)で得た部材を、
溶液温度50℃にして所望時間浸漬させて半導体層
１０２上に残存しているMo層１０３を溶解させ
た後に、同液に浸漬させたままの状態で超音波洗
浄（125W、50Hz）を約10分間行ない、その後水
洗することでMo層１０３上に形成されているn+
層１０４−１をリフトオフする。この様にして半
導体層１０２の必要な箇所にのみn+層１０４−
１を残す〔工程(e)〕。その後、再びMoを蒸着し
て、約0.1μ厚にMo層１０５を形成し〔工程(f)〕、
前記のエツチヤントを用いてn+層１０４−１
上にのみMo層を残して、ソース電極１０６、ド
レイン電極１０７とする〔工程(g)〕。次に良く知
られたGD法を用いて、所望の条件にて、窒化シ
リコン層１０８を約0.3μ厚にしてゲート絶縁層１
０９とする〔工程(h)〕。次いで、CF4にH2を20vol
％添加した混合ガスを使用し、平行平板型プラズ
マエツチング装置を用いて、前記窒化シリコン層
１０８に選択的にドライエツチング処理を施し
て、ソース電極１０６、ドレイン電極１０７用の
コンタクトホール１１０，１１１を夫々形成する
〔工程(i)〕。その後、電子ビーム蒸着法によつて
Alを蒸着して約0.6厚にAl層１１２を形成する
〔工程(j)〕。
次いで、このAl層１１２に、約43℃に加熱さ
れているリン酸（85％水溶液）：硝酸（60％水溶
液）：氷酢酸：純水＝16：１：２：１（容量比）か
ら成るエツチング液（エツチヤント）を用い
て、ホトエツチング処理を施し、ゲート電極１１
３、ソース取り出し電極１１４、ドレイン取り出
し電極１１５を形成する〔工程(k)〕。
れているリン酸（85％水溶液）：硝酸（60％水溶
液）：氷酢酸：純水＝16：１：２：１（容量比）か
ら成るエツチング液（エツチヤント）を用い
て、ホトエツチング処理を施し、ゲート電極１１
３、ソース取り出し電極１１４、ドレイン取り出
し電極１１５を形成する〔工程(k)〕。
その後、約350℃2hr窒素雰囲気中で熱処理した
後薄膜トランジスタとして用いた。
後薄膜トランジスタとして用いた。
ここで半導体層１０２、n+層１０４−１，１
０４−２の作成にはHVD法を用いて電子ビーム
でシリコンを溶融蒸着し、共に基板温度約450℃
で行なつた。
０４−２の作成にはHVD法を用いて電子ビーム
でシリコンを溶融蒸着し、共に基板温度約450℃
で行なつた。
又、n+層形成時にはシリコンを蒸着すると同
時にリンをルツボより加熱蒸発させた。
時にリンをルツボより加熱蒸発させた。
本実施例ではリフトオフ用のマスクとしてMo
層を用いた例を掲げたが、Mo層のかわりにCr
層、酸化シリコン層、窒化シリコン層等或いはこ
れ等の複合層等を用いた場合にも、n+層をほと
んどおかさずにリフトオフすることが可能である
ため、最終的に同様な構造の薄膜シリコントラン
ジスタが作成できる。
層を用いた例を掲げたが、Mo層のかわりにCr
層、酸化シリコン層、窒化シリコン層等或いはこ
れ等の複合層等を用いた場合にも、n+層をほと
んどおかさずにリフトオフすることが可能である
ため、最終的に同様な構造の薄膜シリコントラン
ジスタが作成できる。
本発明によるもう一つの実施態様例の製造方法
の工程を第２図に示す。基板２０１上に薄膜シリ
コンから成る半導体層２０２を堆積する。しかる
後にGD法で窒化シリコン層２０３を0.4μ厚に堆
積し、ひき続き電子ビーム蒸着法でMo層３０４
を0.5μ厚に堆積する〔工程(a)〕。その後ホトエツ
チングにより実施例１に記載したエツチヤント
を用いてMo層２０４をエツチングし引き続き、
フツ酸（50％水溶液）：純水＝１：10（容積比から
成るエツチング液（エツチヤント）を用いて窒
化シリコン層２０３をエツチングする。この際、
窒化シリコン層２０３をジヤストエツチングする
時間より約20秒間長くエツチングする。このエツ
チヤントはMo層２０４を腐食させないため、
エツチングされたMo層２０４及び窒化シリコン
層２０３の断面形状は第３図に詳しく示す様なリ
フトオフ法に理想的なくさび形状を呈している。
の工程を第２図に示す。基板２０１上に薄膜シリ
コンから成る半導体層２０２を堆積する。しかる
後にGD法で窒化シリコン層２０３を0.4μ厚に堆
積し、ひき続き電子ビーム蒸着法でMo層３０４
を0.5μ厚に堆積する〔工程(a)〕。その後ホトエツ
チングにより実施例１に記載したエツチヤント
を用いてMo層２０４をエツチングし引き続き、
フツ酸（50％水溶液）：純水＝１：10（容積比から
成るエツチング液（エツチヤント）を用いて窒
化シリコン層２０３をエツチングする。この際、
窒化シリコン層２０３をジヤストエツチングする
時間より約20秒間長くエツチングする。このエツ
チヤントはMo層２０４を腐食させないため、
エツチングされたMo層２０４及び窒化シリコン
層２０３の断面形状は第３図に詳しく示す様なリ
フトオフ法に理想的なくさび形状を呈している。
次にn+層２０５−１，２０５−２をGD法で
0.1μ層に堆積させた後にエツチヤントに浸漬し
窒化シリコン層２０３を溶解させた後超音波洗
浄、水洗と行なつてMo層２０４及びその上に堆
積したn+層２０５−２を剥離する。その後実施
例１に記載した工程(e)〜(k)と同様の工程を経て薄
膜トランジスタを作成した。
0.1μ層に堆積させた後にエツチヤントに浸漬し
窒化シリコン層２０３を溶解させた後超音波洗
浄、水洗と行なつてMo層２０４及びその上に堆
積したn+層２０５−２を剥離する。その後実施
例１に記載した工程(e)〜(k)と同様の工程を経て薄
膜トランジスタを作成した。
第２の実施態様例においては、半導体層、n+
層及び窒化シリコン層をGD法で作成した。この
実施例中に記載した様に選択エツチングが可能な
２種類以上の薄膜を積層させ、リフトオフ用マス
クとして用いると、理想的な断面形状を形成する
ことが出来る。従つてGD法の様にステツプカバ
ーレツヂに優れた薄膜堆積法の場合にも本発明に
よる手法が可能となる。
層及び窒化シリコン層をGD法で作成した。この
実施例中に記載した様に選択エツチングが可能な
２種類以上の薄膜を積層させ、リフトオフ用マス
クとして用いると、理想的な断面形状を形成する
ことが出来る。従つてGD法の様にステツプカバ
ーレツヂに優れた薄膜堆積法の場合にも本発明に
よる手法が可能となる。
更に上述した実施例による方法では通常用いら
れているホトレジストをリフトオフ用のマスクと
して用いていないために、250℃以上の基板温度
でn+層を堆積することが出来る。
れているホトレジストをリフトオフ用のマスクと
して用いていないために、250℃以上の基板温度
でn+層を堆積することが出来る。
第１図は第１の実施態様例における作成工程を
説明する為の模式的工程図、第２図は、第２の実
施態様例における作成工程を説明する為の模式的
工程図、第３図は、第２の実施態様例を説明する
為の説明図である。 １０１，２０１……基板、１０２，２０２……
半導体層、１０４−１，１０４−２，２０５−
１，２０５−２……n+層。
説明する為の模式的工程図、第２図は、第２の実
施態様例における作成工程を説明する為の模式的
工程図、第３図は、第２の実施態様例を説明する
為の説明図である。 １０１，２０１……基板、１０２，２０２……
半導体層、１０４−１，１０４−２，２０５−
１，２０５−２……n+層。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性表面を有する基板上に設けられた薄膜
半導体層と、該薄膜半導体層上に間隔をおいて配
された一対の不純物含有薄膜半導体層を介して設
けられたソース及びドレイン電極と、該薄膜半導
体層上の該間隔に対応した位置にゲート絶縁層を
介して設けられたゲート電極と、を有する薄膜ト
ランジスタの製造方法において、該基板上に形成
された該薄膜半導体層となるシリコン薄膜上にリ
フトオフ用のマスク材を設け、該マスク材上と該
マスク材より露出した該シリコン薄膜上に不純物
を含有するシリコン薄膜を堆積させ、該マスク材
と該マスク材上の該不純物を含有するシリコン薄
膜とを除去することにより該不純物を含有するシ
リコン薄膜からなる該一対の不純物含有薄膜半導
体層を形成することを特徴とする薄膜トランジス
タの製造方法。 ２ 該マスク材は材料の異なる複数の層で構成さ
れることを特徴とする特許請求の範囲第１項に記
載の薄膜トランジスタの製造方法。 ３ 該マスク材は、酸化シリコンまたは窒化シリ
コンからなる第一の層とクロムまたはモリブデン
からなる第二の層とを含む構成であることを特徴
とする特許請求の範囲第１項に記載の薄膜トラン
ジスタの製造方法。 ４ 該一対の不純物含有薄膜半導体層を形成した
後該ゲート絶縁層を形成し該ゲート絶縁層上にゲ
ート電極を形成することを特徴とする特許請求の
範囲第１項に記載の薄膜トランジスタの製造方
法。 ５ 該一対の不純物含有薄膜半導体層を形成した
後に該ゲート絶縁層を形成し、該一対の不純物含
有薄膜半導体層上の該ゲート絶縁層にコンタクト
ホールを形成した後、該ゲート電極と該ソース及
びドレイン電極を形成することを特徴とする特許
請求の範囲第１項に記載の薄膜トランジスタの製
造方法。 ６ 該一対の不純物含有薄膜半導体層は比抵抗
が、103Ωcm以下のｎ型半導体であることを特徴
とする特許請求の範囲第１項に記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5353982A JPS58169977A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5353982A JPS58169977A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169977A JPS58169977A (ja) | 1983-10-06 |
| JPH0544184B2 true JPH0544184B2 (ja) | 1993-07-05 |
Family
ID=12945605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5353982A Granted JPS58169977A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169977A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4999690A (en) * | 1989-12-19 | 1991-03-12 | Texas Instruments Incorporated | Transistor |
| US5231296A (en) * | 1989-12-19 | 1993-07-27 | Texas Instruments Incorporated | Thin film transistor structure with insulating mask |
| JPH06132304A (ja) * | 1992-03-03 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687362A (en) * | 1979-12-18 | 1981-07-15 | Toshiba Corp | Manufacture of semiconductor device |
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS56161656A (en) * | 1980-05-16 | 1981-12-12 | Nec Kyushu Ltd | Manufacture of semiconductor device |
| JPS5721867A (en) * | 1980-06-02 | 1982-02-04 | Xerox Corp | Planar thin film transistor array and method of producing same |
-
1982
- 1982-03-30 JP JP5353982A patent/JPS58169977A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687362A (en) * | 1979-12-18 | 1981-07-15 | Toshiba Corp | Manufacture of semiconductor device |
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS56161656A (en) * | 1980-05-16 | 1981-12-12 | Nec Kyushu Ltd | Manufacture of semiconductor device |
| JPS5721867A (en) * | 1980-06-02 | 1982-02-04 | Xerox Corp | Planar thin film transistor array and method of producing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169977A (ja) | 1983-10-06 |
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