JPH0447970B2 - - Google Patents
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- JPH0447970B2 JPH0447970B2 JP5359582A JP5359582A JPH0447970B2 JP H0447970 B2 JPH0447970 B2 JP H0447970B2 JP 5359582 A JP5359582 A JP 5359582A JP 5359582 A JP5359582 A JP 5359582A JP H0447970 B2 JPH0447970 B2 JP H0447970B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
本発明は電界効果薄膜トランジスタの製造方法
に関するものである。 第１図は従来の薄膜トランジスタの一例を示す
断面図である。この型の薄膜トランジスタは一般
に上ゲート・コブレーナ型の呼ばれるものであ
る。第１図において、例えばガラス板などからな
る絶縁基板１上には半導体層２、ソース電極３、
ドレイン電極４、絶縁層５が順次形成され、更に
絶縁層５上に設けられたゲート電極６で構成され
ている。このように構成された薄膜トランジスタ
は、半導体層２中のキヤリア濃度をゲート電極６
に印加する電圧で静電的に制御することによつ
て、該薄膜トランジスタの抵抗値が制御されるも
のである。 上記第１図に記載した薄膜トランジスタでは、
蒸着法等によつて絶縁性基板１上に形成した金属
層等の不要部をフオトエツチング等によつて除去
することでソース電極３、ドレイン電極４を構成
していた。しかし、この方法においては、半導体
層２を堆積後、試料を大気に晒した後に絶縁層５
を堆積することになる、更に、ソース電極３およ
びドレイン電極４を形成する際のエツチング液や
フオトレジストの剥離液等がチヤンネル部７の半
導体表面に接触する。また微細パターンの要求に
よつて、ソース電極３およびドレイン電極４を形
成する際にドライエツチングを必要とする場合に
はチヤンネル部７にダメージを与えたり、原料ガ
スによるポリマー等の堆積が起きたりする。従つ
て以上の理由により、第１図に示した例では、作
製後の薄膜トランジスタの特性が悪化したり、再
現性が悪くなる等の問題が生じていた。 第２図に薄膜トランジスタの他の例を示す。こ
の型の薄膜トランジスタはＦゲート・スタツガー
型と呼ばれる。第２図において１１は絶縁性基
板、１２は半導体層、１３はソース電極、１４は
ドレイン電極、１５は絶縁層、１６はゲート電極
を示す。この型の薄膜トランジスタでは、半導体
層１２は絶縁層１５上に積層され、チヤンネル部
１７は絶縁層１５との境界面近傍に形成される。 したがつて、第１図の例と比較して清浄なチヤ
ンネル部を形成することができ、薄膜トランジス
タの再現性が改善される。しかし本例においては
半導体層１２の成長前期（半導体層の底面付近）
をチヤンネル部として使用する為、実効キヤリア
移動度が低いという欠点があつた。 一方これらとは別に、上ゲート・スタツガー型
と呼ばれる薄膜トランジスタが知られている。こ
の型の薄膜トランジスタの断面図を第３図ａに、
斜視図を第３図ｂに示す。図中、２１は絶縁性基
板、２２は半導体層、２３はソース電極、２４は
ドレイン電極、２５は絶縁層、２６はゲート電
極、２７はチヤンネル部、２８はソース取り出し
電極、２９はドレイン取り出し電極を示す。この
型の薄膜トランジスタにおいては、チヤンネル部
２７が半導体層２２の成長後期（半導体層の上面
付近）に形成されるため、高い実効キヤリア移動
度が得られることが期待される。しかし従来この
ような薄膜トランジスタは、構造として知られて
いるのみで、ほとんど製造された例はなく、した
がつてこのような高い実効キヤリア移動度を再現
性よく示すような薄膜トランジスタの製造方法に
ついて述べらている例はほとんどなかつた。 本発明の目的は高い実効キヤリア移動度を有
し、安定した特性の薄膜トランジスタを再現性良
く製造する方法を提供することにある。 本発明は前述の上ゲート・スタツガー型の薄膜
トランジスタを製造する際に、半導体層を形成し
た後、該半導体層を大気に晒すことなくH2雰囲
気下で熱処理を施し、更に大気に晒すことなく連
続して絶縁層を形成することによつて上記目的を
達成するものである。 即ち、本発明はチヤンネル部となる半導体成長
後期の絶縁層との界面を大気に晒さず、清浄に保
ち、再現性良く薄膜トランジスタを製造する方法
である。 以下本発明の実施例を図面に用いて詳細に説明
する。 第４図ａ〜ｆは本発明による製造方法の実施例
を作製過程に従つて説明した断面図である。まず
第４図ａに示す様にガラス基板３１上にモリブデ
ン層４０を約15Å／secの速度でEB蒸着法により
成膜し、一様に約1500Å堆積させた。しかる後第
４図ｂのように通常のフオトリングラフイー法に
より電極間隔が20μｍ、電極の長さが800μｍにな
るようにバターニングおよびエツチング処理を施
し、ソース電極３３およびドレイン電極３４を形
成した。この際モリブデン層３０のエツチング
は、H3PO4：CH3COOH：H2O＝25：１：５：
４（体積比）からなる液で行なつた。 続いて第４図ｃに示すようにグロー放電法によ
り薄膜シリコン層３２を堆積し、しかる後に該薄
膜シリコン層を大気に晒すことなく表面を熱処理
し、同一装置内でグロー放電法により窒化シリコ
ン膜３５を連続して堆積する。本発明の要点はこ
の過程にあり、即ち成膜された薄膜シリコン層３
５の、後にチヤンネル部となる表面３７を大気に
晒すことなく熱処理することにより安定化し、更
に連続して窒化シリコン膜３５を形成することに
よつて、特性の安定した薄膜トランジスタを再現
性良く製造するものある。具体的に上記薄膜シリ
コン層３２は、1.0×10-4Paに排気されたグロー
放電装置内で、基板温度400℃、原料ガス10Vol
％SiH4（H2ベース）、ガス流量20SCCM、放電時
の圧力15Pa、放電時のパワー30Wで２時間堆積
させ、約3000Åの厚さに形成された。次いでひき
続きグロー放電装置内を圧力1.0×10-4Paまで排
気した後に、基板温度を400℃に保持したままH2
を20SCCM流して熱処理を施した。更に同一のグ
ロー放電装置内で薄膜シリコン表面を大気に晒す
ことなく連続して窒化シリコン膜３５を基板温度
250℃、原料ガスとして10Vol％SiH4とN2の混合
ガスを各々流量5SCCM、100SCCM流し、放電時
の圧力15Pa、放電時のパワー5Wで２時間堆積さ
せ2000Åの厚さで形成した。このように同一薄膜
形成装置内で半導体層の形成、熱処理および絶縁
層の形成を行なう場合は、特性の良い薄膜トラン
ジスタを効率よく製造することができる。また本
実施例のように半導体層等をグロー放電法によつ
て形成する場合には、このグロー放電装置を利用
して、前記半導体層をH2雰囲気下のプラズマア
ニールによつて熱処理することによつて更に特性
の向上した薄膜トランジスタを製造することがで
きる。具体的には前述のようにグロー放電によつ
て半導体層を形成した後、更に基板温度を400℃
に保つたままH2を50SCCM流し、再びグロー放
電を生起させ放電時の圧力60Pa、放電時のパワ
ー2Wの条件で80分間放電を持続させ、放電を中
止した後、同一装置内で前述のような条件で絶縁
層の形成を行なつた。 次に通常のフオトリングラフイーおよびドライ
エツチングにより第４図ｄのようにソース電極３
３およびドレイン電極３４からの電極取り出し用
のコンタクトホール４１を形成した。このドライ
エツチングには平行平板型ドライエツチング装置
を用い、CF4ガスを10SCCM流し、放電時の圧力
5Pa、放電時のパワー150Wでエツチングを行な
つた。次に第４図ｅに示す如くアルミニウム層４
２をEB蒸着法で20Å／secで約1.2μｍ堆積した。
最後に第４図ｆに示すようにフオトリングラフイ
ー法にてエツチングし、ゲート電極３６、ソース
取り出し電極３８、ドレイン取り出し電極３９を
同時に形成した。尚、アルミニウムのエツチング
には、H3PO4：HNO3：CH3COOH：H2O＝
25：１：５：４（体積比）からなるエツチング液
を用いた。 上記のような本発明の製造方法によつて別々に
作成された薄膜トランジスタの実効キヤリア移動
度を測定した結果を下記表１(a)に示す。また上記
本発明の薄膜トランジスタと同一寸法、同一成膜
条件で別々に作成した、第１図に示す上ゲート・
コブレーナ型および第２図のような下ゲート・ス
タツガー型の薄膜トランジスタの実効キヤリア移
動度を同様に測定した結果を、各々表１(b)、(c)に
示す。
に関するものである。 第１図は従来の薄膜トランジスタの一例を示す
断面図である。この型の薄膜トランジスタは一般
に上ゲート・コブレーナ型の呼ばれるものであ
る。第１図において、例えばガラス板などからな
る絶縁基板１上には半導体層２、ソース電極３、
ドレイン電極４、絶縁層５が順次形成され、更に
絶縁層５上に設けられたゲート電極６で構成され
ている。このように構成された薄膜トランジスタ
は、半導体層２中のキヤリア濃度をゲート電極６
に印加する電圧で静電的に制御することによつ
て、該薄膜トランジスタの抵抗値が制御されるも
のである。 上記第１図に記載した薄膜トランジスタでは、
蒸着法等によつて絶縁性基板１上に形成した金属
層等の不要部をフオトエツチング等によつて除去
することでソース電極３、ドレイン電極４を構成
していた。しかし、この方法においては、半導体
層２を堆積後、試料を大気に晒した後に絶縁層５
を堆積することになる、更に、ソース電極３およ
びドレイン電極４を形成する際のエツチング液や
フオトレジストの剥離液等がチヤンネル部７の半
導体表面に接触する。また微細パターンの要求に
よつて、ソース電極３およびドレイン電極４を形
成する際にドライエツチングを必要とする場合に
はチヤンネル部７にダメージを与えたり、原料ガ
スによるポリマー等の堆積が起きたりする。従つ
て以上の理由により、第１図に示した例では、作
製後の薄膜トランジスタの特性が悪化したり、再
現性が悪くなる等の問題が生じていた。 第２図に薄膜トランジスタの他の例を示す。こ
の型の薄膜トランジスタはＦゲート・スタツガー
型と呼ばれる。第２図において１１は絶縁性基
板、１２は半導体層、１３はソース電極、１４は
ドレイン電極、１５は絶縁層、１６はゲート電極
を示す。この型の薄膜トランジスタでは、半導体
層１２は絶縁層１５上に積層され、チヤンネル部
１７は絶縁層１５との境界面近傍に形成される。 したがつて、第１図の例と比較して清浄なチヤ
ンネル部を形成することができ、薄膜トランジス
タの再現性が改善される。しかし本例においては
半導体層１２の成長前期（半導体層の底面付近）
をチヤンネル部として使用する為、実効キヤリア
移動度が低いという欠点があつた。 一方これらとは別に、上ゲート・スタツガー型
と呼ばれる薄膜トランジスタが知られている。こ
の型の薄膜トランジスタの断面図を第３図ａに、
斜視図を第３図ｂに示す。図中、２１は絶縁性基
板、２２は半導体層、２３はソース電極、２４は
ドレイン電極、２５は絶縁層、２６はゲート電
極、２７はチヤンネル部、２８はソース取り出し
電極、２９はドレイン取り出し電極を示す。この
型の薄膜トランジスタにおいては、チヤンネル部
２７が半導体層２２の成長後期（半導体層の上面
付近）に形成されるため、高い実効キヤリア移動
度が得られることが期待される。しかし従来この
ような薄膜トランジスタは、構造として知られて
いるのみで、ほとんど製造された例はなく、した
がつてこのような高い実効キヤリア移動度を再現
性よく示すような薄膜トランジスタの製造方法に
ついて述べらている例はほとんどなかつた。 本発明の目的は高い実効キヤリア移動度を有
し、安定した特性の薄膜トランジスタを再現性良
く製造する方法を提供することにある。 本発明は前述の上ゲート・スタツガー型の薄膜
トランジスタを製造する際に、半導体層を形成し
た後、該半導体層を大気に晒すことなくH2雰囲
気下で熱処理を施し、更に大気に晒すことなく連
続して絶縁層を形成することによつて上記目的を
達成するものである。 即ち、本発明はチヤンネル部となる半導体成長
後期の絶縁層との界面を大気に晒さず、清浄に保
ち、再現性良く薄膜トランジスタを製造する方法
である。 以下本発明の実施例を図面に用いて詳細に説明
する。 第４図ａ〜ｆは本発明による製造方法の実施例
を作製過程に従つて説明した断面図である。まず
第４図ａに示す様にガラス基板３１上にモリブデ
ン層４０を約15Å／secの速度でEB蒸着法により
成膜し、一様に約1500Å堆積させた。しかる後第
４図ｂのように通常のフオトリングラフイー法に
より電極間隔が20μｍ、電極の長さが800μｍにな
るようにバターニングおよびエツチング処理を施
し、ソース電極３３およびドレイン電極３４を形
成した。この際モリブデン層３０のエツチング
は、H3PO4：CH3COOH：H2O＝25：１：５：
４（体積比）からなる液で行なつた。 続いて第４図ｃに示すようにグロー放電法によ
り薄膜シリコン層３２を堆積し、しかる後に該薄
膜シリコン層を大気に晒すことなく表面を熱処理
し、同一装置内でグロー放電法により窒化シリコ
ン膜３５を連続して堆積する。本発明の要点はこ
の過程にあり、即ち成膜された薄膜シリコン層３
５の、後にチヤンネル部となる表面３７を大気に
晒すことなく熱処理することにより安定化し、更
に連続して窒化シリコン膜３５を形成することに
よつて、特性の安定した薄膜トランジスタを再現
性良く製造するものある。具体的に上記薄膜シリ
コン層３２は、1.0×10-4Paに排気されたグロー
放電装置内で、基板温度400℃、原料ガス10Vol
％SiH4（H2ベース）、ガス流量20SCCM、放電時
の圧力15Pa、放電時のパワー30Wで２時間堆積
させ、約3000Åの厚さに形成された。次いでひき
続きグロー放電装置内を圧力1.0×10-4Paまで排
気した後に、基板温度を400℃に保持したままH2
を20SCCM流して熱処理を施した。更に同一のグ
ロー放電装置内で薄膜シリコン表面を大気に晒す
ことなく連続して窒化シリコン膜３５を基板温度
250℃、原料ガスとして10Vol％SiH4とN2の混合
ガスを各々流量5SCCM、100SCCM流し、放電時
の圧力15Pa、放電時のパワー5Wで２時間堆積さ
せ2000Åの厚さで形成した。このように同一薄膜
形成装置内で半導体層の形成、熱処理および絶縁
層の形成を行なう場合は、特性の良い薄膜トラン
ジスタを効率よく製造することができる。また本
実施例のように半導体層等をグロー放電法によつ
て形成する場合には、このグロー放電装置を利用
して、前記半導体層をH2雰囲気下のプラズマア
ニールによつて熱処理することによつて更に特性
の向上した薄膜トランジスタを製造することがで
きる。具体的には前述のようにグロー放電によつ
て半導体層を形成した後、更に基板温度を400℃
に保つたままH2を50SCCM流し、再びグロー放
電を生起させ放電時の圧力60Pa、放電時のパワ
ー2Wの条件で80分間放電を持続させ、放電を中
止した後、同一装置内で前述のような条件で絶縁
層の形成を行なつた。 次に通常のフオトリングラフイーおよびドライ
エツチングにより第４図ｄのようにソース電極３
３およびドレイン電極３４からの電極取り出し用
のコンタクトホール４１を形成した。このドライ
エツチングには平行平板型ドライエツチング装置
を用い、CF4ガスを10SCCM流し、放電時の圧力
5Pa、放電時のパワー150Wでエツチングを行な
つた。次に第４図ｅに示す如くアルミニウム層４
２をEB蒸着法で20Å／secで約1.2μｍ堆積した。
最後に第４図ｆに示すようにフオトリングラフイ
ー法にてエツチングし、ゲート電極３６、ソース
取り出し電極３８、ドレイン取り出し電極３９を
同時に形成した。尚、アルミニウムのエツチング
には、H3PO4：HNO3：CH3COOH：H2O＝
25：１：５：４（体積比）からなるエツチング液
を用いた。 上記のような本発明の製造方法によつて別々に
作成された薄膜トランジスタの実効キヤリア移動
度を測定した結果を下記表１(a)に示す。また上記
本発明の薄膜トランジスタと同一寸法、同一成膜
条件で別々に作成した、第１図に示す上ゲート・
コブレーナ型および第２図のような下ゲート・ス
タツガー型の薄膜トランジスタの実効キヤリア移
動度を同様に測定した結果を、各々表１(b)、(c)に
示す。
【表】
【表】
上記表１の例においても、本発明の製造方法
が、表１(b)の上ゲート・コブレーナ型薄膜トラン
ジスタと比較して再現性の良い、また表１(c)の下
ゲート・スタツガー型薄膜トランジスタより高い
実効キヤリア移動度を示す薄膜トランジスタの作
成を可能にすることがわかる。 本発明は第４図ａ〜ｆで説明した実施例に限ら
ず、半導体層の形成、熱処理、絶縁層の形成を大
気に晒すことなく連続して行なう方法であればす
べて含まれるものである。例えば半導体層および
絶縁層の形成方法としてはグロー放電法の他、減
圧CVD法、蒸着法、スパツタリング法等を用い
ることができる。また各電極はAu、Al、Cu、
Mo、ITO、Nesa等の単独膜或いはこれらの積層
膜で作成することもできるし、半導体層および絶
縁層には、上記実施例のシリコンおよび窒化シリ
コンに限らず、半導体層にはCds、Te、Se等を
絶縁層としてはSiO、SiO2、SiNxHy、Al2O3等
を用いることができる。 また本発明において、第５図に示すようにソー
ス電極２３およびドレイン電極２４の上に半導体
オーミツク層４３を形成することにより、オーミ
ツク特性の向上した薄膜トランジスタを製造する
ことができる。第５図で第３図ａとの共通部分に
は同一の符号を附し詳細な説明は省略する。第５
図に示すような薄膜トランジスタを製造する際に
も本発明を用いることができる。具体的には、第
４図ａ〜ｆで説明した製造方法において、モリブ
デン層４０を作成した後に、グロー放電法によつ
て、基板温度250℃、原料ガス10Vol％SiH4（H2
ベース）と100ppm、PH3（H3ベース）を各々
1SCCM、5SCCM流し、放電時の圧力15Pa、放
電時のパワー20Wで60分間堆積し、1000Åの膜を
形成した。その後モリブデン層と共にエツチング
し、その他は第４図ａ〜ｆで説明した方法と同様
にして薄膜トランジスタを製造した。 以上説明したように本発明の薄膜トランジスタ
の製造方法は、 (1) 実効キヤリア移動度の高い薄膜トランジスタ
が得られる。 (2) 安定した特性の薄膜トランジスタを再現性良
く作成できる。 等の効果を有するものである。
が、表１(b)の上ゲート・コブレーナ型薄膜トラン
ジスタと比較して再現性の良い、また表１(c)の下
ゲート・スタツガー型薄膜トランジスタより高い
実効キヤリア移動度を示す薄膜トランジスタの作
成を可能にすることがわかる。 本発明は第４図ａ〜ｆで説明した実施例に限ら
ず、半導体層の形成、熱処理、絶縁層の形成を大
気に晒すことなく連続して行なう方法であればす
べて含まれるものである。例えば半導体層および
絶縁層の形成方法としてはグロー放電法の他、減
圧CVD法、蒸着法、スパツタリング法等を用い
ることができる。また各電極はAu、Al、Cu、
Mo、ITO、Nesa等の単独膜或いはこれらの積層
膜で作成することもできるし、半導体層および絶
縁層には、上記実施例のシリコンおよび窒化シリ
コンに限らず、半導体層にはCds、Te、Se等を
絶縁層としてはSiO、SiO2、SiNxHy、Al2O3等
を用いることができる。 また本発明において、第５図に示すようにソー
ス電極２３およびドレイン電極２４の上に半導体
オーミツク層４３を形成することにより、オーミ
ツク特性の向上した薄膜トランジスタを製造する
ことができる。第５図で第３図ａとの共通部分に
は同一の符号を附し詳細な説明は省略する。第５
図に示すような薄膜トランジスタを製造する際に
も本発明を用いることができる。具体的には、第
４図ａ〜ｆで説明した製造方法において、モリブ
デン層４０を作成した後に、グロー放電法によつ
て、基板温度250℃、原料ガス10Vol％SiH4（H2
ベース）と100ppm、PH3（H3ベース）を各々
1SCCM、5SCCM流し、放電時の圧力15Pa、放
電時のパワー20Wで60分間堆積し、1000Åの膜を
形成した。その後モリブデン層と共にエツチング
し、その他は第４図ａ〜ｆで説明した方法と同様
にして薄膜トランジスタを製造した。 以上説明したように本発明の薄膜トランジスタ
の製造方法は、 (1) 実効キヤリア移動度の高い薄膜トランジスタ
が得られる。 (2) 安定した特性の薄膜トランジスタを再現性良
く作成できる。 等の効果を有するものである。
第１図および第２図は各々従来法による薄膜ト
ランジスタの一例を示す断面図、第３図ａ，ｂは
上ゲート・スタツガー型の薄膜トランジスタを示
し、ａは断面図、ｂは斜視図を示す。第４図ａ〜
ｆは本発明による薄膜トランジスタの製造方法の
実施例を説明する断面図、第５図は本発明の他の
実地例によつて作成された薄膜トランジスタの断
面図を示す。 ２１……絶縁性基板、２２……半導体層、２３
……ソース電極、２４……ドレイン電極、２５…
…絶縁層、２６……ゲート電極、２７……チヤン
ネル部、４３……半導体オーミツク層。
ランジスタの一例を示す断面図、第３図ａ，ｂは
上ゲート・スタツガー型の薄膜トランジスタを示
し、ａは断面図、ｂは斜視図を示す。第４図ａ〜
ｆは本発明による薄膜トランジスタの製造方法の
実施例を説明する断面図、第５図は本発明の他の
実地例によつて作成された薄膜トランジスタの断
面図を示す。 ２１……絶縁性基板、２２……半導体層、２３
……ソース電極、２４……ドレイン電極、２５…
…絶縁層、２６……ゲート電極、２７……チヤン
ネル部、４３……半導体オーミツク層。
Claims (1)
- １ 絶縁性基板の同一平面上にソース部およびド
レイン部を設ける過程と、前記基板、ソース部お
よびドレイン部上に半導体層を形成する過程と、
引き続いて前記半導体層を大気に晒すことなく
H2雰囲気下で熱処理する過程と、更に大気に晒
すことなく前記半導体層上に絶縁層を形成する過
程と、前記絶縁上にゲート電極を形成する過程と
から成る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5359582A JPS58171859A (ja) | 1982-03-31 | 1982-03-31 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5359582A JPS58171859A (ja) | 1982-03-31 | 1982-03-31 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171859A JPS58171859A (ja) | 1983-10-08 |
| JPH0447970B2 true JPH0447970B2 (ja) | 1992-08-05 |
Family
ID=12947226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5359582A Granted JPS58171859A (ja) | 1982-03-31 | 1982-03-31 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171859A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083373A (ja) * | 1983-10-14 | 1985-05-11 | Nec Corp | 薄膜トランジスタアレイとその製造方法 |
| JP2592238B2 (ja) * | 1986-06-24 | 1997-03-19 | セイコー電子工業株式会社 | 薄膜トランジスタの製造方法 |
| JPH0828510B2 (ja) * | 1987-01-20 | 1996-03-21 | 富士通株式会社 | 薄膜トランジスタの形成方法 |
-
1982
- 1982-03-31 JP JP5359582A patent/JPS58171859A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58171859A (ja) | 1983-10-08 |
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