JPH02268443A - 半導体装置 - Google Patents
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁基体上に形成された半導体装置に関するも
のである。
のである。
［従来の技術］
一般にガラスあるいは石英などの絶縁物は非晶質である
ため、その上に半導体材料の単結晶層を形成することは
困難である。したがって、アモルファスシリコン（ａ−
５ｉ）や多結晶シリコン（ｐｏｌｙ−ＳＬ）といった非
晶質もしくは多結晶の層を堆積して用いている。その場
合、素子間の電気的な分離のために半導体層のエツチン
グ除去を行なフている。
ため、その上に半導体材料の単結晶層を形成することは
困難である。したがって、アモルファスシリコン（ａ−
５ｉ）や多結晶シリコン（ｐｏｌｙ−ＳＬ）といった非
晶質もしくは多結晶の層を堆積して用いている。その場
合、素子間の電気的な分離のために半導体層のエツチン
グ除去を行なフている。
［発明が解決しようとしている課題］
しかしながら、半導体層が極めて薄い場合はエツチング
も容易であるが、厚さが数千人〜数μｍになるといろい
ろな悪影響が生じてくる。
も容易であるが、厚さが数千人〜数μｍになるといろい
ろな悪影響が生じてくる。
例えば、ウェットエツチングを行なう場合は大幅なサイ
ドエツチングが危惧される。また、ドライエツチングの
場合、選択比が大きくとれないため、膜厚分布のバラツ
キが大きくなり下地のオーバーエッチ等が心配される。
ドエツチングが危惧される。また、ドライエツチングの
場合、選択比が大きくとれないため、膜厚分布のバラツ
キが大きくなり下地のオーバーエッチ等が心配される。
一般にエツチング層は薄い程エツチング精度も良く、下
地への影響も小さい。
地への影響も小さい。
このように、従来は、特に半導体層の膜厚が大きい場合
にはエツチングの問題が生じていた。
にはエツチングの問題が生じていた。
［課題を解決するための手段］
本発明の要旨は、複数の半導体素子が集積化されて絶縁
基体上に形成された半導体装置において、該半導体素子
の能動領域に対応するそれぞれの領域に、他の領域より
も核形成密度が相対的に高い表面を互いに分離して形成
し、当該核形成密度の高い表面とその他の領域との核形
成密度の差を用いて堆積した多結晶半導体層を能動領域
としたことを特徴とする半導体装置に存在する。
基体上に形成された半導体装置において、該半導体素子
の能動領域に対応するそれぞれの領域に、他の領域より
も核形成密度が相対的に高い表面を互いに分離して形成
し、当該核形成密度の高い表面とその他の領域との核形
成密度の差を用いて堆積した多結晶半導体層を能動領域
としたことを特徴とする半導体装置に存在する。
［作用］
本発明では、半導体素子の能動領域に対応するそれぞれ
の領域に、他の領域よりも核形成密度が相対的に高い表
面を互いに分離して形成し、当該核形成密度の高い表面
とその他の領域との核形成密度の差を用いて半導体層を
堆積する。この半導体層の粒径は核形成密度のη乗に反
比例するため、核形成密度によって粒径をコントロール
することが可能である。この核形成密度をコントロール
する手段としては、Ｓｉイオンの打込み量（表面濃度）
を変化させる方法、反応の際のガス流量、温度等をコン
トロールする方法等がある。
の領域に、他の領域よりも核形成密度が相対的に高い表
面を互いに分離して形成し、当該核形成密度の高い表面
とその他の領域との核形成密度の差を用いて半導体層を
堆積する。この半導体層の粒径は核形成密度のη乗に反
比例するため、核形成密度によって粒径をコントロール
することが可能である。この核形成密度をコントロール
する手段としては、Ｓｉイオンの打込み量（表面濃度）
を変化させる方法、反応の際のガス流量、温度等をコン
トロールする方法等がある。
このような方法で所望の粒径の多結晶層を得ることがで
きる。特に、従来の減圧ＣＶＤ法で形成した粒径約５０
０人の多結晶シリコン層に比べて、この方法によって得
られる大粒径多結晶シリコン層は易動度（モビリティ）
等の点で優れた特性を有している。
きる。特に、従来の減圧ＣＶＤ法で形成した粒径約５０
０人の多結晶シリコン層に比べて、この方法によって得
られる大粒径多結晶シリコン層は易動度（モビリティ）
等の点で優れた特性を有している。
本発明者らの実験では粒径約３μｍで正孔のモビリティ
が７０ｃｒｒ？／Ｖ・ｓｅｃを得ている。ただし、粒径
が大きい場合には、均一な膜を得るためには粒径以上の
厚さが必要なため、従来よりも半導体層の厚さが厚くな
り、半導体層のエツチング除去という作業が困難となる
ことがあった。しかしながら、本発明においては、上記
半導体層を選択的に均一な膜を形成できるためにエツチ
ング工程が不要となる。
が７０ｃｒｒ？／Ｖ・ｓｅｃを得ている。ただし、粒径
が大きい場合には、均一な膜を得るためには粒径以上の
厚さが必要なため、従来よりも半導体層の厚さが厚くな
り、半導体層のエツチング除去という作業が困難となる
ことがあった。しかしながら、本発明においては、上記
半導体層を選択的に均一な膜を形成できるためにエツチ
ング工程が不要となる。
即ち、能動領域である半導体層が島状となって互いに独
立に絶縁基板上に形成される為、電気的に導通する事が
なく、通常のｐ−ｎ接合分離の様な構造を形成する事及
び、チエツクによる切離しが不要となる。
立に絶縁基板上に形成される為、電気的に導通する事が
なく、通常のｐ−ｎ接合分離の様な構造を形成する事及
び、チエツクによる切離しが不要となる。
［実施例］
以下に本発明を実施例をあげて具体的に説明する。
（実施例１）
第１図〜第３図に本発明の第１実施例を示す。
第１図において、石英基板１上にレジストバターニング
により、互いに分離された領域２および３の表面にＳｉ
イオンをインプランテーションで注入した。打込み量は
、２Ｘ１０”／ｃｒｆとした。
により、互いに分離された領域２および３の表面にＳｉ
イオンをインプランテーションで注入した。打込み量は
、２Ｘ１０”／ｃｒｆとした。
次にレジストを除去した後、シリコン（Ｓｉ）の選択堆
積を行った。ガスはＨ２で希釈した５ｉＨ２ＣＩ１．を
反応ガスとして用いた。この反応ガスには、平均の核形
成密度をコントロールするためにＨＣｕを添加し、ガス
の流量比（１／ｍ１ｎ）はＳ ｆｚ Ｈ２ＣＩＬｚ ：
ＨＣｊ２ ： Ｈｚ −１，２：１．１：１００とし
た。一方、基板温度を９５０℃とし、減圧下（１５０Ｔ
ｏｒｒ）で基板１上にＳｔを堆積した。
積を行った。ガスはＨ２で希釈した５ｉＨ２ＣＩ１．を
反応ガスとして用いた。この反応ガスには、平均の核形
成密度をコントロールするためにＨＣｕを添加し、ガス
の流量比（１／ｍ１ｎ）はＳ ｆｚ Ｈ２ＣＩＬｚ ：
ＨＣｊ２ ： Ｈｚ −１，２：１．１：１００とし
た。一方、基板温度を９５０℃とし、減圧下（１５０Ｔ
ｏｒｒ）で基板１上にＳｔを堆積した。
この条件下において、Ｓｉイオンを打込んだ領域２およ
び３のＳｉ核の核形成密度は約１０８／ｃｒｎ’であり
、非打込み領域のそれは約３桁径小さかった。このよう
に核形成密度に差がある場合、Ｓｉ核は核形成密度の高
い領域のみで発生し、多結晶シリコン層が選択的に形成
され、その結晶は第２図に示すように多結晶シリコン層
４が領域２および３上のみに堆積された。この時、多結
晶シリコン層４の粒径は約１μｍであった。
び３のＳｉ核の核形成密度は約１０８／ｃｒｎ’であり
、非打込み領域のそれは約３桁径小さかった。このよう
に核形成密度に差がある場合、Ｓｉ核は核形成密度の高
い領域のみで発生し、多結晶シリコン層が選択的に形成
され、その結晶は第２図に示すように多結晶シリコン層
４が領域２および３上のみに堆積された。この時、多結
晶シリコン層４の粒径は約１μｍであった。
選択的に形成された多結晶シリコン層４の表面を平坦化
処理した後、それぞれゲート絶縁膜５を形成させ、その
上にゲート電ｉ６を形成した。
処理した後、それぞれゲート絶縁膜５を形成させ、その
上にゲート電ｉ６を形成した。
ゲート電極はリン（Ｐ）をドープした多結晶シリコン層
を堆積した後、バターニングすることによって得た。な
お、アルミニウム層、アモルファスシリコン層を堆積し
た後、バターニングした場合も同様の結果が得られた。
を堆積した後、バターニングすることによって得た。な
お、アルミニウム層、アモルファスシリコン層を堆積し
た後、バターニングした場合も同様の結果が得られた。
第３図において、フはＭＯＳＦＥＴ、８はキャパシタン
スである。それぞれのゲート電極は基板上に延長された
電極材料で電気的に接続されている。
スである。それぞれのゲート電極は基板上に延長された
電極材料で電気的に接続されている。
その後、通常のＩＣプロセスと同様に、イオンインプラ
チーシコンにてソース・ドレイン領域に不純物を打込み
、ソース・ドレイン拡散領域を形成し、ＭＯＳＦＥＴを
構成した。このように、本実施例では簡単なプロセスで
互いに半導体層すなわち能動領域（キャパシタンスの下
部層等をも意味する）を電気的に分離して形成すること
が可能であった。
チーシコンにてソース・ドレイン領域に不純物を打込み
、ソース・ドレイン拡散領域を形成し、ＭＯＳＦＥＴを
構成した。このように、本実施例では簡単なプロセスで
互いに半導体層すなわち能動領域（キャパシタンスの下
部層等をも意味する）を電気的に分離して形成すること
が可能であった。
実施例２
第４図から第６図に本発明の第２実施例を示す。セラミ
ックの高耐熱基板１０に、減圧ＣＶＤ法を用いて低抵抗
の多結晶シリコン層を堆積した後、ゲート電極ｉｔ、１
２をパターニングによって形成した。続いて、表面全体
に薄い５ｉｎ２膜をスパッタ法にて堆積しく図示せず）
、その上に減圧ＣＶＤ法もしくはプラズマＣＶＤ法にて
シリコン窒化膜（ＳＩＸＮＦ）を堆積した後、各ＭＯ５
ＦＥＴのソース領域、ドレイン領域、チャネル領域に対
応する領域１３と領域１４のみを残してシリコン窒化膜
を除去した。この基板に対し、５ｉＨ２（、ＩＬ□ ：
ＨＣｊ２：Ｈ２＝ｌ、２：０．８＝１００のガス流量比
で基板温度９５０℃１５０Ｔｏｒｒの条件で熱ＣＶＤを
行ない、多結晶シリコンを、領域１３．１４の上方のみ
にすなわち、核形成密度が５ｉｎ２膜に比して高いシリ
コン窒化膜上のみに選択的に堆積させた（第５図）。
ックの高耐熱基板１０に、減圧ＣＶＤ法を用いて低抵抗
の多結晶シリコン層を堆積した後、ゲート電極ｉｔ、１
２をパターニングによって形成した。続いて、表面全体
に薄い５ｉｎ２膜をスパッタ法にて堆積しく図示せず）
、その上に減圧ＣＶＤ法もしくはプラズマＣＶＤ法にて
シリコン窒化膜（ＳＩＸＮＦ）を堆積した後、各ＭＯ５
ＦＥＴのソース領域、ドレイン領域、チャネル領域に対
応する領域１３と領域１４のみを残してシリコン窒化膜
を除去した。この基板に対し、５ｉＨ２（、ＩＬ□ ：
ＨＣｊ２：Ｈ２＝ｌ、２：０．８＝１００のガス流量比
で基板温度９５０℃１５０Ｔｏｒｒの条件で熱ＣＶＤを
行ない、多結晶シリコンを、領域１３．１４の上方のみ
にすなわち、核形成密度が５ｉｎ２膜に比して高いシリ
コン窒化膜上のみに選択的に堆積させた（第５図）。
この条件下では減圧ＣＶＤ法で堆積したＳｉ３Ｎ４膜の
核形成密度は約４ｘｌＯ’／ｃｔｎ”であり、Ｓ ｉ
Ｏ２膜上のそれは約２桁以上小さいことがデータとして
得られている。この条件で選択的に堆積した多結晶シリ
コン１５．１６の粒径は約０．５μｍであった。
核形成密度は約４ｘｌＯ’／ｃｔｎ”であり、Ｓ ｉ
Ｏ２膜上のそれは約２桁以上小さいことがデータとして
得られている。この条件で選択的に堆積した多結晶シリ
コン１５．１６の粒径は約０．５μｍであった。
次に各ＭＯ３ＦＥＴのチャネル部をフォトレジスト１９
．２０で覆い、Ｎ−ＭＯＳ２１１．：対してはリン（Ｐ
）１７を、Ｐ−ＭＯＳ２２に対してはボロン（Ｂ）１Ｂ
を打込んだ。チャネル部の不純物濃度は多結晶シリコン
堆積膜のホスフィン等不純物ガスの混入と、低濃度のイ
オンインプランテーション打込みによって調整した。
．２０で覆い、Ｎ−ＭＯＳ２１１．：対してはリン（Ｐ
）１７を、Ｐ−ＭＯＳ２２に対してはボロン（Ｂ）１Ｂ
を打込んだ。チャネル部の不純物濃度は多結晶シリコン
堆積膜のホスフィン等不純物ガスの混入と、低濃度のイ
オンインプランテーション打込みによって調整した。
次に、第６図に示すように、眉間の絶縁膜２３を堆積し
た後、ソース、ドレイン、ゲートコンタクト用のコンタ
クト窓をあけ、アルミ等の電極配線２４を行なった。こ
のようにして互いに能動領域が分離されたＣ−ＭＯＳＦ
ＥＴを容易に形成できた。
た後、ソース、ドレイン、ゲートコンタクト用のコンタ
クト窓をあけ、アルミ等の電極配線２４を行なった。こ
のようにして互いに能動領域が分離されたＣ−ＭＯＳＦ
ＥＴを容易に形成できた。
本実施例ではゲートが下部ゲートになっているが、本実
施例等のような選択堆積を用いた多結晶シリコン層にお
いては、下地の非晶買絶縁層との界面近傍の方が各結晶
粒の結晶性が良いことが本発明者らの研究によって判明
している。したがってこのような下部ゲートを用いるこ
とで、結晶性の良い領域を平坦化処理なく用いることが
できるためその結果は大きい、また、選択性を得るため
の即ち、核形成密度が相対的に高い表面を有する絶縁膜
であるシリコン窒化膜をそのままゲート膜として用いる
ため、製造プロセスの簡略化に非常な効果を有する。
施例等のような選択堆積を用いた多結晶シリコン層にお
いては、下地の非晶買絶縁層との界面近傍の方が各結晶
粒の結晶性が良いことが本発明者らの研究によって判明
している。したがってこのような下部ゲートを用いるこ
とで、結晶性の良い領域を平坦化処理なく用いることが
できるためその結果は大きい、また、選択性を得るため
の即ち、核形成密度が相対的に高い表面を有する絶縁膜
であるシリコン窒化膜をそのままゲート膜として用いる
ため、製造プロセスの簡略化に非常な効果を有する。
［発明の効果］
以上述べたように、本発明によれば、製造が容易で、か
つ、モビリティが高く、優れた特性を有する半導体装置
を提供することができる。
つ、モビリティが高く、優れた特性を有する半導体装置
を提供することができる。
第１図乃至第３図は本発明の実施例１における半導体装
置の製造工程を示す斜視図である。第４図、第５図、第
６図は、本発明の実施例２における半導体装置の製造工
程示す斜視図、および断面図である。 １・・・石英基板、２・・・領域、３・・・領域、４・
・・多結晶シリコン層、４・・・ゲート絶縁膜、６・・
・ゲート電極、７・・・ＭＯＳＦＥＴ、８・・・キャパ
シタンス、１０・・・セラミックス基板、１１・・・ゲ
ート電極、１２・・・ゲート電極、１３・・・領域、１
４・・・領域、１５・・・多結晶シリコン、１６・・・
多結晶シリコン、１７・・・リン、１８・・・ボロン、
１９・・・レジスト、２０・・・レジスト、２１・・・
ｎ−ＭＯＳ、２２・・・ｐ−ＭＯＳ、２３・・・絶縁膜
、２４・・・Ａ１配線。 第１ 図 第２図 第３図 第４図
置の製造工程を示す斜視図である。第４図、第５図、第
６図は、本発明の実施例２における半導体装置の製造工
程示す斜視図、および断面図である。 １・・・石英基板、２・・・領域、３・・・領域、４・
・・多結晶シリコン層、４・・・ゲート絶縁膜、６・・
・ゲート電極、７・・・ＭＯＳＦＥＴ、８・・・キャパ
シタンス、１０・・・セラミックス基板、１１・・・ゲ
ート電極、１２・・・ゲート電極、１３・・・領域、１
４・・・領域、１５・・・多結晶シリコン、１６・・・
多結晶シリコン、１７・・・リン、１８・・・ボロン、
１９・・・レジスト、２０・・・レジスト、２１・・・
ｎ−ＭＯＳ、２２・・・ｐ−ＭＯＳ、２３・・・絶縁膜
、２４・・・Ａ１配線。 第１ 図 第２図 第３図 第４図
Claims (1)
- 複数の半導体素子が集積化されて絶縁基体上に形成され
た半導体装置において、該半導体素子の能動領域に対応
するそれぞれの領域に、他の領域よりも核形成密度が相
対的に高い表面を互いに分離して形成し、当該核形成密
度の高い表面とその他の核形成密度の低い領域との核形
成密度の差を用いて堆積した多結晶半導体層を能動領域
としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022489A JPH02268443A (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9022489A JPH02268443A (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268443A true JPH02268443A (ja) | 1990-11-02 |
Family
ID=13992516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9022489A Pending JPH02268443A (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| JP2010530032A (ja) * | 2007-06-15 | 2010-09-02 | ナノグラム・コーポレイション | 反応流による無機箔体の析出および合成法 |
-
1989
- 1989-04-10 JP JP9022489A patent/JPH02268443A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6569724B2 (en) | 1992-03-25 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor and method for forming the same |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
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