JPH02130961A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH02130961A JPH02130961A JP28399688A JP28399688A JPH02130961A JP H02130961 A JPH02130961 A JP H02130961A JP 28399688 A JP28399688 A JP 28399688A JP 28399688 A JP28399688 A JP 28399688A JP H02130961 A JPH02130961 A JP H02130961A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は゛電界効果型トランジスタに係り、特に絶縁基
体上に形成された半導体層と、制御電極と、主電極とを
必須の構成部材とする電界効果型トランジスタに関する
。
体上に形成された半導体層と、制御電極と、主電極とを
必須の構成部材とする電界効果型トランジスタに関する
。
［従来の技術］
従来の絶縁基体上に形成される典型的な電界効果型トラ
ンジスタは１次に示すような４１１＆をしていた。
ンジスタは１次に示すような４１１＆をしていた。
第１１図は、従来の電界効果型トランジスタの構成を示
す断面図である。
す断面図である。
同図に示すように、絶縁基体４１上に設けられた多結晶
シリコン半導体層４６上にゲート絶縁膜４３を有し、そ
のゲート絶縁［４３上に金属のゲート電極４２を有する
。ゲート電極４２およびゲート絶縁膜４３上には保；ｄ
ｌ［４５を設ける。
シリコン半導体層４６上にゲート絶縁膜４３を有し、そ
のゲート絶縁［４３上に金属のゲート電極４２を有する
。ゲート電極４２およびゲート絶縁膜４３上には保；ｄ
ｌ［４５を設ける。
半導体の上表面より、不純物拡散を行いソース・ドレイ
ン領域を形成し、さらに多結晶あるいは金属の電極４４
ａ、４４ｂを形成している。
ン領域を形成し、さらに多結晶あるいは金属の電極４４
ａ、４４ｂを形成している。
［発明が解決しようとする課題］
このような、多結晶シリコンを用いた電界効果型トラン
ジスタに゛おいては、高速性等の素子性濠向上のために
、結晶粒径を大きくすることが望まれる。しかし、一般
的に結晶粒径が大きくなるような成膜条件では、特願昭
６２−２０６８０３号に示されるように表面の凹凸も大
きくなる。上述した従来の構造では５表面の凹凸は、チ
ャネル部でのキャリアの散乱及びゲート膜厚の分布のバ
ラツキあるいはソース・ドレインのコンタクト抵抗の増
加等の問題を生じさせることとなる。
ジスタに゛おいては、高速性等の素子性濠向上のために
、結晶粒径を大きくすることが望まれる。しかし、一般
的に結晶粒径が大きくなるような成膜条件では、特願昭
６２−２０６８０３号に示されるように表面の凹凸も大
きくなる。上述した従来の構造では５表面の凹凸は、チ
ャネル部でのキャリアの散乱及びゲート膜厚の分布のバ
ラツキあるいはソース・ドレインのコンタクト抵抗の増
加等の問題を生じさせることとなる。
そのため、多結晶シリコンの形成後、その表面を平坦化
する必要が生じる。＃に表面凹凸が００１μｍ以上とな
る。即ち平均粒径が０−２μｍ以上の大粒径多結晶にお
いては、その必要性が大きい。
する必要が生じる。＃に表面凹凸が００１μｍ以上とな
る。即ち平均粒径が０−２μｍ以上の大粒径多結晶にお
いては、その必要性が大きい。
しかしながら、表面を平坦化を行うには特別な工程が必
要となり、製造工程がｊ１１雑化する問題点があった。
要となり、製造工程がｊ１１雑化する問題点があった。
一方１．Ｆ記のように、高速動作のために多結晶、特に
大粒径多結晶を用いる場合は、電極の抵抗も問題となり
、より低抵抗なものが求められていた。
大粒径多結晶を用いる場合は、電極の抵抗も問題となり
、より低抵抗なものが求められていた。
［課題を解決するための手段］
本発明の電界効果型トランジスタは、絶縁基体上に形成
された半導体層と、制御電極と、主電極とを必須の構成
部材とする電界効果型トランジスタにおいて、 前記半導体層が多結晶であり、且つ前記制御電極、主電
極が前記半導体層より前記絶縁基体側に配置されている
ことを特徴とする。
された半導体層と、制御電極と、主電極とを必須の構成
部材とする電界効果型トランジスタにおいて、 前記半導体層が多結晶であり、且つ前記制御電極、主電
極が前記半導体層より前記絶縁基体側に配置されている
ことを特徴とする。
［作用］
従来の電界効果型トランジスタは、既に述べたように、
絶縁基体に半導体層を形成し、そのＬに一制御電極、主
電極が設けられていたために、半導体層表面の凹凸が問
題となっていたものである。
絶縁基体に半導体層を形成し、そのＬに一制御電極、主
電極が設けられていたために、半導体層表面の凹凸が問
題となっていたものである。
未発１月は、絶縁基板上に先に励記制御電極、主電極を
形成し、その−ヒに半導体層を形成することにより。
形成し、その−ヒに半導体層を形成することにより。
半導体層の凹凸を生ずる界面が、制御電極、主電極側に
配置されない４１成としたものである。
配置されない４１成としたものである。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本発明の電界効果型トランジスタの一実施態
様を示す縦断面図である。
様を示す縦断面図である。
第２図は、上記電界効果型トランジスタの一実施態様の
平面図である。
平面図である。
両図に示すように、本発明では、まず絶縁基体ＩＪ：、
に、Ｗ、Ｍｏ、Ｔｉ 、Ｔａ、ＰＬ 、Ｐｄ等の高融点
金属材料、あるいはそのシリサイド化合物、またはＢ、
Ｐ、Ａｓ等が高濃度に拡散された多結晶シリコンを用い
てゲート電極２を形成する。
に、Ｗ、Ｍｏ、Ｔｉ 、Ｔａ、ＰＬ 、Ｐｄ等の高融点
金属材料、あるいはそのシリサイド化合物、またはＢ、
Ｐ、Ａｓ等が高濃度に拡散された多結晶シリコンを用い
てゲート電極２を形成する。
次に、５ｉ０２ 、Ｓｉ３ Ｎ４ 、Ａ立２０３Ｔ
ａ２０５等の絶縁膜５を蒸着法、スパッタ法、ＣＶＤ
（化学蒸着）法、プラズマＣＶＤ法等により形成する。
ａ２０５等の絶縁膜５を蒸着法、スパッタ法、ＣＶＤ
（化学蒸着）法、プラズマＣＶＤ法等により形成する。
更にソース・ドレイン電極１０ａ。
１０ｂを絶縁基体ｌ側に形成する。
ソース・ドレイン°心極１０ａ、１０ｂは、ｐ型もしく
はｎ型の不純物を高濃度に含む多結晶シリコンあるいは
非晶質シリコン３を堆積させ、その後電極１０ａ、ｌＯ
ｂをパターンニングしたものであり、拡散源を兼ねてい
る。なお、本実施例では下層に金属又は金属化合物４が
設けられており、二Ｒａ成となっている。
はｎ型の不純物を高濃度に含む多結晶シリコンあるいは
非晶質シリコン３を堆積させ、その後電極１０ａ、ｌＯ
ｂをパターンニングしたものであり、拡散源を兼ねてい
る。なお、本実施例では下層に金属又は金属化合物４が
設けられており、二Ｒａ成となっている。
次に、半導体層６として、多結晶半導体を堆積し、素子
分離のために前記半導体Ｍ６は島状にパターンニングさ
れる。その後熱処理により、ソースドレイン電極上の半
導体層に不純物を拡散する。
分離のために前記半導体Ｍ６は島状にパターンニングさ
れる。その後熱処理により、ソースドレイン電極上の半
導体層に不純物を拡散する。
次にＡｉ、Ｗ等の取り出し電極７ａ、７ｂ。
９、ＰＳＧやＰ−３ｉＮｇ等の保護膜８が形成される。
以下、本発明の電界効果型トランジスタの製造工程につ
いて説明する。
いて説明する。
（実施例１）
第３図〜第９図は実施例１の電界効果型トランジスタの
製造工程を説明する縦断面図である。
製造工程を説明する縦断面図である。
まず、第３図に示すように、石英基体２１上で減圧ＣＶ
Ｄを用いてＷＦ８とＳｉＨ４を反応させＷ Ｓ ｉ ２
を堆積させた。その後１通常のフォトリングラフィおよ
びエツチング技術によりゲート電極２２を形成した。
Ｄを用いてＷＦ８とＳｉＨ４を反応させＷ Ｓ ｉ ２
を堆積させた。その後１通常のフォトリングラフィおよ
びエツチング技術によりゲート電極２２を形成した。
次に、第４図に示すように、減圧ＣＶＤを用いて５ｉＨ
２Ｃ見２とＮ２０を反応させ、ゲート絶縁膜２３として
Ｓ ｉ ０２膜２３を１０００人堆積した。
２Ｃ見２とＮ２０を反応させ、ゲート絶縁膜２３として
Ｓ ｉ ０２膜２３を１０００人堆積した。
次に、第５図に示すように、前記ゲート絶縁膜２３と同
様の手法でＷＳｉ２２４を２０００人堆積させ、次のソ
ース拳ドレインの拡散源として不純物ポロン（Ｂ）濃度
５Ｘ１０２０ｃｍ−３の非晶質シリコン２５をプラズマ
ＣＶＤ法により１０００人堆積させた。その後、第６図
に示すように、フォトレジストをマスクとして上記非晶
質シリコンとその下層のＷＳｉ２をパターンニングして
ソース・ドレイン電極２６ａ、２８ｂを形成した。
様の手法でＷＳｉ２２４を２０００人堆積させ、次のソ
ース拳ドレインの拡散源として不純物ポロン（Ｂ）濃度
５Ｘ１０２０ｃｍ−３の非晶質シリコン２５をプラズマ
ＣＶＤ法により１０００人堆積させた。その後、第６図
に示すように、フォトレジストをマスクとして上記非晶
質シリコンとその下層のＷＳｉ２をパターンニングして
ソース・ドレイン電極２６ａ、２８ｂを形成した。
次に、第７図に示すように、半導体層２７として減Ｂｃ
ｖｎを用イＳ ｆ Ｈ２ＣｆＬ２／Ｈ２／ＨＣ！Ｌ／
Ｐ Ｈ３のガス系で９００℃にて反応させ、粒径１μｍ
、不純物濃度５Ｘ１０Ｌ５ｃｍ−３のｎ型の多結晶シリ
コンを１．５ｐｍの厚さで堆積させ、素子分離のために
前記多結晶シリコンを島状にパターンニングした。この
時表面の凹凸は、約０．３〜０．４１Ｌｍであった。そ
の後、Ｎ２雰囲気で１０００℃、３０分の熱処理をする
ことにより、ソース・ドレイン電極上の非晶質シリコン
中のポロン（Ｐ中型）イオンを多結晶シリコン中に拡散
させてやり、ソース・ドレイン領域を形成した。
ｖｎを用イＳ ｆ Ｈ２ＣｆＬ２／Ｈ２／ＨＣ！Ｌ／
Ｐ Ｈ３のガス系で９００℃にて反応させ、粒径１μｍ
、不純物濃度５Ｘ１０Ｌ５ｃｍ−３のｎ型の多結晶シリ
コンを１．５ｐｍの厚さで堆積させ、素子分離のために
前記多結晶シリコンを島状にパターンニングした。この
時表面の凹凸は、約０．３〜０．４１Ｌｍであった。そ
の後、Ｎ２雰囲気で１０００℃、３０分の熱処理をする
ことにより、ソース・ドレイン電極上の非晶質シリコン
中のポロン（Ｐ中型）イオンを多結晶シリコン中に拡散
させてやり、ソース・ドレイン領域を形成した。
次に、第８図に示すように、スパッタ法により、ＡｆＬ
を厚さ１００００人堆積させ、その後パターンニングし
て取り出し電極２８ａ、２８ｂを形成した。
を厚さ１００００人堆積させ、その後パターンニングし
て取り出し電極２８ａ、２８ｂを形成した。
最後に、第９図に示すように、保護膜２９として常圧Ｃ
ＶＤを用いてＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ −５ｉｌ
ｉｃａｔｅ−Ｇｌａｓｓ ）を７０００人堆積させた後
パターンニングした。
ＶＤを用いてＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ −５ｉｌ
ｉｃａｔｅ−Ｇｌａｓｓ ）を７０００人堆積させた後
パターンニングした。
以上説明した製造工程で作成したＰチャネル型電界効果
型トランジスタについて、そのホール−モビリティとソ
ース・ドレイン部分でのコンタクト抵抗を測定した結果
を次の表に示す。
型トランジスタについて、そのホール−モビリティとソ
ース・ドレイン部分でのコンタクト抵抗を測定した結果
を次の表に示す。
上表に見られるように、本発明においては、結晶粒径を
Ｉμｍ程度とした場合、従来のプロセスと比較してホー
ル・モビリティが改善され、コンタクト抵抗についても
、従来のプロセスで結晶粒径を０．１７１℃程度とした
場合とほぼ等しい値が得られる。
Ｉμｍ程度とした場合、従来のプロセスと比較してホー
ル・モビリティが改善され、コンタクト抵抗についても
、従来のプロセスで結晶粒径を０．１７１℃程度とした
場合とほぼ等しい値が得られる。
なお、本実施例においては、ソース・ドレイン電極が拡
散源を兼ねるので、基体側に電極を配置しても、プロセ
スが容易となっている。
散源を兼ねるので、基体側に電極を配置しても、プロセ
スが容易となっている。
また、本実施例において、ソース・ドレイン電極として
用いたＷ Ｓ ｉ ２は、比抵抗が約５０１ＬΩｃｍで
あり、更に拡散源として用いた非晶質Ｓｉは熱処理で多
結晶化しているが、比抵抗は約ｔｏｏｏ、ｔΩｃｍであ
った。従って電極の配線抵抗分は、主としてＷＳｉｚ層
によって低く抑えられ、トランジスタの高速性を阻害し
ない。
用いたＷ Ｓ ｉ ２は、比抵抗が約５０１ＬΩｃｍで
あり、更に拡散源として用いた非晶質Ｓｉは熱処理で多
結晶化しているが、比抵抗は約ｔｏｏｏ、ｔΩｃｍであ
った。従って電極の配線抵抗分は、主としてＷＳｉｚ層
によって低く抑えられ、トランジスタの高速性を阻害し
ない。
（実施例２）
第１θ図は、実施例２の電界効果型トランジスタの構成
を説明する縦断面図である。
を説明する縦断面図である。
第１θ図に示すように、実施例１と同様の工程でゲート
電極３２、ゲート絶縁膜３３．ＷＳｉ２３４、非晶質シ
リコン２５からなるソース・ドレイン電極３０ａ、３０
ｂおよび半導体層３６を形成した。その後、居間絶縁８
３８として常圧ＣＶＤを用いてＳｉＯ２を３０００人堆
積サセ、すらに、ゲート及びソース・ドレイン電極上の
居間絶縁膜にコンタクトホールを形成した。その後スパ
ッタ法を用いて取り出しおよび配線電極３７としてＡｆ
ｆｉを１００００人堆積した後パターンニングした。最
後に保＠ｆｆ１４３９として常圧ＣＶＤを用いてＰＳＧ
を７０００人堆積させてパターンニングした。
電極３２、ゲート絶縁膜３３．ＷＳｉ２３４、非晶質シ
リコン２５からなるソース・ドレイン電極３０ａ、３０
ｂおよび半導体層３６を形成した。その後、居間絶縁８
３８として常圧ＣＶＤを用いてＳｉＯ２を３０００人堆
積サセ、すらに、ゲート及びソース・ドレイン電極上の
居間絶縁膜にコンタクトホールを形成した。その後スパ
ッタ法を用いて取り出しおよび配線電極３７としてＡｆ
ｆｉを１００００人堆積した後パターンニングした。最
後に保＠ｆｆ１４３９として常圧ＣＶＤを用いてＰＳＧ
を７０００人堆積させてパターンニングした。
本実施例においては、電界効果型トランジスタ上にも電
極配線が可能となり、より高密度の電極配線が可能とな
った。
極配線が可能となり、より高密度の電極配線が可能とな
った。
［発明の効果］
以と詳細に説明したように１本発明の電界効果型トラン
ジスタによれば、多結晶の半導体層の結晶粒径を大きく
しても、半導体層表面の凹凸によるチャネル部でのキャ
リアの散乱あるいは主電極での電極とのコンタクト抵抗
の増加がなく、且つ製造工程を複雑化することのない電
界効果型トランジスタを得ることができる。
ジスタによれば、多結晶の半導体層の結晶粒径を大きく
しても、半導体層表面の凹凸によるチャネル部でのキャ
リアの散乱あるいは主電極での電極とのコンタクト抵抗
の増加がなく、且つ製造工程を複雑化することのない電
界効果型トランジスタを得ることができる。
第１図は１本発明の電界効果型トランジスタの一実施態
様を示す縦断面図である。 第２図は、上記電界効果型トランジスタの実施態様の平
面図である。 第３図〜第９図は実施例１の電界効果型トランジスタの
製造工程を説明する縦断面図である。 第１０図は、実洟例２の電界効果型トランジスタの構成
を説明する縦断面図である。 第１１図は、従来の電界効果型トランジスタの構成を示
す断面図である。 ｌ：絶縁基体、２：ゲート電極、３：多結晶シリコンあ
るいは非晶質シリコン、４：金属又は金属化合物、５：
絶縁膜、６：半導体層、７ａ。 ７ｂ、９：取り出し電極、８：保ＭＷａ、 １０ ａ
。 １０ｂ：ソース−ドレイン電極。 代理人 弁理士 山 下 積 平 第１図 第３図 第４図 第２図 第５図 第 図 第 図 第 図 第 図 第 図
様を示す縦断面図である。 第２図は、上記電界効果型トランジスタの実施態様の平
面図である。 第３図〜第９図は実施例１の電界効果型トランジスタの
製造工程を説明する縦断面図である。 第１０図は、実洟例２の電界効果型トランジスタの構成
を説明する縦断面図である。 第１１図は、従来の電界効果型トランジスタの構成を示
す断面図である。 ｌ：絶縁基体、２：ゲート電極、３：多結晶シリコンあ
るいは非晶質シリコン、４：金属又は金属化合物、５：
絶縁膜、６：半導体層、７ａ。 ７ｂ、９：取り出し電極、８：保ＭＷａ、 １０ ａ
。 １０ｂ：ソース−ドレイン電極。 代理人 弁理士 山 下 積 平 第１図 第３図 第４図 第２図 第５図 第 図 第 図 第 図 第 図 第 図
Claims (4)
- （１）絶縁基体上に形成された半導体層と、制御電極と
、主電極とを必須の構成部材とする電界効果型トランジ
スタにおいて、 前記半導体層が多結晶であり、且つ前記制御電極、主電
極が前記半導体層より前記絶縁基体側に配置されている
ことを特徴とする電界効果型トランジスタ。 - （２）前記半導体層は、平均粒径が０．２μｍ以上の粒
径の多結晶層である請求項１記載の電界効果型トランジ
スタ。 - （３）前記主電極が、不純物拡散源を兼ねている請求項
１記載の電界効果型トランジスタ。 - （４）前記主電極が、不純物を含んだ半導体層と、該半
導体層よりも低抵抗の金属または金属化合物とからなる
請求項３記載の電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28399688A JPH02130961A (ja) | 1988-11-11 | 1988-11-11 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28399688A JPH02130961A (ja) | 1988-11-11 | 1988-11-11 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130961A true JPH02130961A (ja) | 1990-05-18 |
Family
ID=17672941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28399688A Pending JPH02130961A (ja) | 1988-11-11 | 1988-11-11 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130961A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821585A (en) * | 1993-09-29 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| JP2008010860A (ja) * | 2006-06-27 | 2008-01-17 | Lg Philips Lcd Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2011077363A (ja) * | 2009-09-30 | 2011-04-14 | Casio Computer Co Ltd | トランジスタ基板及びトランジスタ基板の製造方法 |
| KR101256674B1 (ko) * | 2006-06-27 | 2013-04-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 그 제조방법, 이를 구비한 액정표시장치제조방법 |
| WO2013099961A1 (ja) | 2011-12-27 | 2013-07-04 | 株式会社Ihi | 移動車両の移載装置、及び当該移載装置に電力を供給する移動車両 |
| US9676276B2 (en) | 2011-11-25 | 2017-06-13 | Ihi Corporation | Mobile power supply device |
-
1988
- 1988-11-11 JP JP28399688A patent/JPH02130961A/ja active Pending
Cited By (7)
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|---|---|---|---|---|
| US5821585A (en) * | 1993-09-29 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
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| KR101256674B1 (ko) * | 2006-06-27 | 2013-04-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터, 그 제조방법, 이를 구비한 액정표시장치제조방법 |
| JP2011077363A (ja) * | 2009-09-30 | 2011-04-14 | Casio Computer Co Ltd | トランジスタ基板及びトランジスタ基板の製造方法 |
| US9676276B2 (en) | 2011-11-25 | 2017-06-13 | Ihi Corporation | Mobile power supply device |
| WO2013099961A1 (ja) | 2011-12-27 | 2013-07-04 | 株式会社Ihi | 移動車両の移載装置、及び当該移載装置に電力を供給する移動車両 |
| US9669844B2 (en) | 2011-12-27 | 2017-06-06 | Ihi Corporation | Vehicle transfer device, and vehicle which supplies power to transfer device |
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