JPS58171859A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明ｉｔ電界効果薄膜トランジスタの製造方法に関す
るものである。

第１図社従来の薄膜トランジスタの一例を示す断面図で
ある。この型の薄膜トランジスタは一般に上ゲート・コ
プレーナ型と呼ばれるものである。

第１図において、例えばガラス板などからなる絶縁性基
板１上に社半導体層２．ソース電極３．ドレイン電極４
．絶縁層５が順次形成され、更に絶縁層５上に設けられ
たゲート′ｗＩＬ極６で構成されている。このように構
成された薄膜トランジスタ社、半導体層２中のキャリア
濃度をゲート電極６に印加する電圧で静電的に＊り御す
ることによって、該薄膜トランジスタの抵抗値が制御さ
れるものである。

上記第１図に記載した薄膜トランジスタでは、蒸着法等
によって絶縁性基板１上に形成した金属層等の不費部を
フォトエツチング等によって除去することでソース電極
３．ドレイン電極４を構成していた。しかし、この方法
においては、半導体層２を堆積後、試料を大気に晒した
後に絶縁層５を堆積することになる。更に、ソース電極
３およびドレイン電極４を形成する際のエツチング液や
フォトレジストの剥離液等がチャンネルｓ７０半導体表
面に接触する。また微細パターンの賛求によって、ソー
ス電極３およびドレイン電極４を形成する際にドライエ
ツチングを必要とする場合にはチャンネルｓ７にダメー
ジを与えたり、原料ガスによるポリマー等の堆積が起き
たりする。従って以上の理由により、第１図に示した偽
で轄１作製後の薄膜トランジスタの特性が層化したり、
再現性が急くなる等の問題が生じていた。

第２図に薄膜トランジスタの他の例を示す。こ下 の型の薄膜トランジスタはへゲート・スタツガー型と呼
ばれる。第２図において１１ｔ；ｉ絶縁性基板、１２は
半導体層、１３はソース電極、１４はドレイン−極、１
５は絶縁層、１６社ゲート電極を示す。この型の４換ト
ランジスタでは、半導体層１２は絶縁Ｊ＠１５上に積層
され、チャンネル部１７は絶縁層１５との境界面近傍く
形成される。

したがって、第１図の例と比較して清浄なチャンネル部
を形成することができ、薄膜トランジスタの再現性が改
善される。しかし本例においては半纏体ｊ−１２の成長
前期（半導体層の底面付近）をチャンネル部として使用
する為、実効キャリア移動度が低いという欠点があった
。

一万これらとは別に、上ゲート・スタツガー型とけばれ
る薄膜トランジスタが知られている。この型の薄膜トラ
ンジスタの断面図をｍ３図（ａ）に、斜視図を第６図（
ｂｌに示す。図中、２１は絶縁性基板、２２は半導体ノ
ー、２６はソース電極、２４はドレイン′ｔＩＬ極、２
５は絶縁層、２６はゲート電極、２７Ｉ／ｉチヤンネ□
ル都、２日はソース取り出し電極、２９はドレイン取り
出し電極を示す。この型の薄膜トランジスタにおいては
、チャンネル部２７が半導体層２２の成長後期（半導体
層の上山付近）に形成されるため、高い実効キャリア移
動度が得られることが期待される。しかし従来このよ５
な薄膜トランジスタは、構造として知られているのみで
、はとんど構造された？ｌなく、シたがってこのような
高い実効キャリア移ＩＩ度を再現性よく示すような薄膜
トランジスタの製造方法について述べられている９Ｑ＃
ｉｆｉとんどなかった。

本発明の目的社高い実効キャリア移動度を有し１安定し
た％性の４換トランジスタを書楓性良く製造する方法を
提供することにある。

本発明は前述の上ゲート・スタツガー製の薄膜トランジ
スタを製造する際に、半導体層を形成した後、該半纏体
層を大気に晒すことなく熱処理を施し、更に大気に晒す
ことなく連続して絶縁層を形成することによって上記目
的を：４成するものである。

即ち、本発明はチャンネル部となる半導体成長後期の絶
縁層との界面を大気に晒さず、清浄に保ち、る。

再現性良く薄膜トランジスタを製造する方法で殊以下本
発明の実施例を図面を用いて詳細に説明する。

第４図（ａ）〜（ｆ）は本発明による製造方法の集流ψ
りをヂ作製過程に便って説明した断面図である。まず第
４図（ａ）に示す様にガラス基板３１上にモリブデン層
４０を約１５ム／ｓ　ｅ　ｃ　　の速度でＥＢＪｉ看法
により成膜し、一様“に約１５０ＯＡ堆積させた。し８
００μｍになるようにバターニングおよびエツチング処
理を施し、ソースｍ他ｓ３およびドレイン−憔３４を形
成した。この際モリブデン層６０のエツチングは、Ｈ１
１ＰＯ４：ＣＨＩＣＯＯＨ：ＨＩＯ−２５：　１：５：
４（体積比）からなる液で行なった。

続いて第４゛図（Ｃ）に示すようにグロー放電法により
薄膜シリコン層６２を堆積し、しかる後に該薄膜シリコ
ン！−を大気に晒すことなく表面を熱′処理し％　ｌＪ
−装置内でグロー放電法により窒化シリコン膜６５を連
続して堆積する。本発明の要゛点はこの過程にあり、即
ち成膜された薄磨シリ゛コン層３５の、後にチャンネル
部となる表聞３７を大気に晒すことなく熱処理すること
により安定化し、更に連続して窒化シリコンｗ１５５を
形成することによって％特性の安定した薄膜トランジス
タを書塊性良く製造するものである。具体的に社上記薄
腺シリコン層３２は、１−ＯＸｌｏ　　Ｐａに排気され
たグロー放電装置内で、基板温度４００℃、原料ガス１
０Ｖｏｌ−８ゑＨａ（Ｈｓぺ−ｘ）、ガス流１２０８Ｃ
ＣＫＣＣ時の圧力１５Ｐａ％放電時のパワー６０Ｗで２
時間堆積させ、約６０００ムの厚さに形成された。次−
曇 いでひき続きグロー放電装置内を圧力１．０Ｘ１０Ｐ１
まで排気した後に１基板温度を４００℃に保持したまま
Ｈｓを２０８ＣＣＭ流して熱処理を施した。

更に同一のグロー放電装置内で薄膜シリコン六向を大気
に晒すことなく連続して窒化シリコンｌＡ３５を基板温
度２５０℃、原料ガスとして１０　Ｖｏｌ　−８Ｌ出と
Ｎ−の混合ガスを各々流量５８ＣＣＭ％１ＱＱ　８　Ｃ
ＣＭ流し、放電時の圧力１５Ｐ息、放電時のパワー５Ｗ
で２時間堆積させ２０００ムの厚さで形成した。このよ
うに同一薄膜形成装置内で半導体層の形成、熱処理およ
び絶縁層の形成を行なう場合は、特性の良い薄膜トラン
ジスタを効率よく製造することができる。また本実施例
のように半導体層等をグロー放電法によって形成する場
合には、このグロー放電装置を利用して、前記半導体層
を出雰囲気下のプラズマアニールによって熱処理するこ
とによって更に％性の向上した薄膜トランジスタを製造
することができる。具体的には前述のようにグロー放電
によって半導体層を形成した後、更に基板温度を４００
℃に保ったままＨ３を５０８ＣＣＭ流し、再びグロー放
電を生起させ放電時の圧力６０Ｐａ、放電時のパワー２
Ｗの条件で８０分間放電を持続させ、放電を中止した後
、同一装置内で前述のような条件で絶縁層の形成を行な
った。

次に通常のフォトリソグラフィーおよびドライエツチン
グにより第４図（ｄ）のようにソースＩＩＥ　ｆｆ１３
３およびドレイン電ｍ３４からの電極取り出し用のコン
タ、クトホール４１を形成した。このドライエワー１５
０Ｗでエツチングを行なった。次に第４−（＠）Ｋ示す
如くアルミニウム層４２をｇＨ蒸着法で２　ＯＡ７ｓｅ
ｃで約１．２声ｍ堆積した。最後に第４区（ｆ）に示す
ようにフォトリソグラフィー法にてエツチングし、ゲー
ト電極６６、ソース散り出し１１極６８、ドレイン取り
出し電１＃Ａ５９を同時に形成しなるエツチング液を用
いた。

上記のような本発明の製造方法によって別々に作成され
た薄膜トランジスタの実効キャリア移動度を一定した結
果を下記表１（ａ）に示す。また上記本発明の薄膜トラ
ンジスタと同一寸法、ド」−成膜条件で別々に作成した
、第１図に示す上ゲート・コプレーナ型および第２−の
ような下ゲート・スタツガー型の薄膜トランジスタの実
効キャリア移動度を四様に一定した結果を、各々表１　
（ｂ）　、　（Ｃ）に示す。

表１（ａ）本発明の製造方法により作成した薄膜トラン
ジスタ（ｂ）従来の上ゲート・コプレーナ型 （Ｃ）従来の下ゲート・スタツガー型 上記表１の例においても、本発明の製造方法が、＆　１
　（ｂ）の上ゲート・コプレーナ型薄膜トランジスタと
比較して再現性の良い、また表１（Ｃ）の下ゲート・ス
タツガー型薄膜トランジスタより高い実効キャリア移動
度を示す薄膜トランジスタの作成を可能にすることがわ
かる。

本発明は第４図（ａ）〜（ｆ）で説明した実施例に限ら
ず、半導体層の形成、熱処理、絶縁層の形成を大気に晒
すことなく連続して行なう方法であればすべて含まれる
ものである。例えば半導体層および絶縁層の形成方法と
してはグロー放電法の他、減圧ＣＶＤ法１法曹蒸着法１
スパツタリング法用いることができる。また各電４ｋａ
ムｕ　ｅ　Ａｊ　ｅ　ＣＩＪ　ｅＭｏ、　ＩＴＯ，Ｎ＠
ｓｔ等の単独膜或いはこれらの積層膜で作成す□ること
もできるし、半導体層および絶縁層には、上記実施例の
シリコンおよび窒化シリコンに限らず、半導体層Ｋ　ｉ
ｊ　Ｃｄｓ　、　Ｔｅ　、　８ｅ等を絶縁層としてＩｆ
　８ｉ０　、５ｉｎｓ　、　８ｉＮｘｆ（ｙ　、ムｊｓ
Ｏｓ’＄を用いることができる。

また本発明において、第５図に示すようにソース電極２
３およびドレイン電極２４の上に半導体オーｉック層４
６を形成することにより、オーイック特性の向上した＊
換トランジスタを製造することができる。第５図で第３
図（１）との共通部分には同一の符号を附し詳細な１２
咽社省略する。第５図に示すようなｌＩＩ展トランジス
タを製造するＭにも本発明を用いることができる。具体
的には、第４心神）〜（ｆ）で説明した製造方法におい
て、そりブデン層４０を作成した後に、グロー放電法に
ょっ１８ｃｃＭ、５８ＣＣＭ流し、放電時の圧カ１５Ｐ
ａ、放電時のパワー２０Ｗで６０分間堆積し、１０００
Ａの膜を形成した。その後モリブデン層と共にエツチン
グし、その他社第４図（ａ）〜（ｆ）で駅間した方法と
同様にして薄膜トランジスタを製造した。

以上説明したように本発明の薄膜トランジスタ１）実効
キャリア移動度の高い薄膜トランジスタ２）安定した特
性の薄膜トランジスタを再埃性良等の効果を有するもの
である。

第１図および第３１轄各々従来法による薄膜トランジス
タの一例を示す断面図、ｉＭ３図１ｍ）　、　（ｂｌ上
ゲ！）・スタツガー型の薄膜トランジスタを示し、禽→
（ａ）は断面図、（ｂ）は斜視肉を示す。第４脂（ａ）
〜（ｆ）　ｔｊ本発明による薄膜トランジスタの製造方
法の実施例を説明する断薗融、第５図は本発明の他の実
施例によって作成された薄膜トランジスタの断面図を示
す。

２１・・・・・絶縁性基板、２２・・■り半導体層、２
３−拳軸参ソーＪｍ極、２４・・・・・ドレイン電極１
２５・・ｅ・・絶縁層、２６０ｏ・ゲート電極、２７・
・・−Ｑチャンネル部、４５　ａｓ＠ｓ・半導体オーミ
ック層。

田麩　キャノン株式会社

Claims (1)

1. 【特許請求の範囲】 （１）絶縁性基板の同一平面上にソース部およびドレイ
   ン部を設け、該絶縁性基板、該ソース部およびドレイン
   部上に半導体層を形成し、引き続いて該半導体層を大気
   に晒すことなく熱処理し、更に大気に晒すことなく該半
   導体層上に絶縁層を形成する薄膜トランジスタの製造方
   法。 Ｑ）前記半導体層の熱処理はＨａ雰囲気下で行なわれる
   特許請求の範囲第１項記載の薄膜トランジスタの製造方
   法。 （５）前記ソース部およびドレイｙｓＩＩｉ、金属電極
   と半導体オーンツク層とから成る特許請求の範囲第１項
   記載の薄膜トラ７ジスタの製造方法。 （４）前記半導体層の形成、前記半゛導体層の熱処理お
   よび前記絶縁層の形成Ｆ１−−薄膜形成俟置内で連続し
   て行なわれる特許請求の範囲第１項記載の薄膜トランジ
   スタの製造方法。 （５）前記半導体層の形成および前記絶縁層の形成はグ
   ロー放電法によって行なわれ、ｌＩＪ紀半導体層の熱処
   理はＨｓ雰囲気下のプラズマアニールである特許請求の
   範囲第１項記載の薄膜トラ７ジスタの製造方法。