JPS61183968A - ゲ−ト電極の形成方法 - Google Patents
ゲ−ト電極の形成方法Info
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- JPS61183968A JPS61183968A JP2301685A JP2301685A JPS61183968A JP S61183968 A JPS61183968 A JP S61183968A JP 2301685 A JP2301685 A JP 2301685A JP 2301685 A JP2301685 A JP 2301685A JP S61183968 A JPS61183968 A JP S61183968A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はポリシリコン層とシリサイド層との密着性を改
良したゲート電極の形成方法に関する。
良したゲート電極の形成方法に関する。
ＭＯＳ ）ランジスタは第２図に示すような断面構造で
形成されている。
形成されている。
すなわちシリコンウェハ（以下Ｓｉ基板）ｌの上に熱処
理により二酸化硅素（ＳｉＯ□）からなるフィールド酸
化膜２を設けた後、このフィールド酸化膜２の素子形成
領域を写真食刻技術（ホトリソグラフィ）を用いて窓開
けし、この状態で熱処理を行うことにより基板全域に互
って厚さ約３００人のゲート酸化膜３が形成される。
理により二酸化硅素（ＳｉＯ□）からなるフィールド酸
化膜２を設けた後、このフィールド酸化膜２の素子形成
領域を写真食刻技術（ホトリソグラフィ）を用いて窓開
けし、この状態で熱処理を行うことにより基板全域に互
って厚さ約３００人のゲート酸化膜３が形成される。
次に基板全域に化学気相成長法（ＣＶＤ）によってポリ
シリコン層（ポリＳｉ層）４をまたスパッタ法などによ
ってシリサイド層５が形成される。
シリコン層（ポリＳｉ層）４をまたスパッタ法などによ
ってシリサイド層５が形成される。
次に素子形成領域のうちチャネル形成領域を除いてポリ
Ｓｉ層４とシリサイド層５とからなるポリサイド（Ｐｏ
ｌｙｃｉｄｅ）層を除去し、このポリサイド層をマスク
としてイオン注入を行い、Ｓｉ基板１に半導体領域６が
形成される。
Ｓｉ層４とシリサイド層５とからなるポリサイド（Ｐｏ
ｌｙｃｉｄｅ）層を除去し、このポリサイド層をマスク
としてイオン注入を行い、Ｓｉ基板１に半導体領域６が
形成される。
次に基板全域に互ってＣＶＤなどの方法によってＳｉＯ
２や燐硅酸ガラス（ＰＳＧ）のカバー膜７を被覆し、次
にソース、ドレインおよびゲーＨＪ域のカバー膜７を窓
開けし、この上にアルミニュウム（ＡＩ）を蒸着し、こ
れをホトエツチングすることによりソース電極８．ドレ
イン電極９およびゲート電極が形成されてＭＯＳ ト
ランジスタが完成している。
２や燐硅酸ガラス（ＰＳＧ）のカバー膜７を被覆し、次
にソース、ドレインおよびゲーＨＪ域のカバー膜７を窓
開けし、この上にアルミニュウム（ＡＩ）を蒸着し、こ
れをホトエツチングすることによりソース電極８．ドレ
イン電極９およびゲート電極が形成されてＭＯＳ ト
ランジスタが完成している。
ここでゲートがポリサイド層と言われるポリＳｉ層４と
シリサイド層５との二層構造をとっている理由はゲート
酸化膜３の上に直接に低抵抗なシリサイド層５を設ける
とスパッタ処理後に行われる熱処理に際して金属原子の
拡散が進行し、ゲート酸化膜の耐圧低下を来すことによ
る。
シリサイド層５との二層構造をとっている理由はゲート
酸化膜３の上に直接に低抵抗なシリサイド層５を設ける
とスパッタ処理後に行われる熱処理に際して金属原子の
拡散が進行し、ゲート酸化膜の耐圧低下を来すことによ
る。
然し、従来の形成法によるとポリサイド層からなるゲー
トパターンの形成後に行われる熱処理においてポリＳｉ
層４とシリサイド層５との間で剥離が生じ易いと云う問
題がある。
トパターンの形成後に行われる熱処理においてポリＳｉ
層４とシリサイド層５との間で剥離が生じ易いと云う問
題がある。
すなわちポリＳｉ層４の形成が終わったＳｉ基板１は高
周波スバタリング装置の陽極部に設置し、シリサイド構
成金属例えばモリブデン（Ｍｏ） とＳｉとの混合ター
ゲ・７）を陰極部に設置し、スパッタすることよりＭｏ
とＳｉとの混合物を基板上に析出せしめその後、窒素（
Ｎ２）などの不活性ガス中で９００〜１０５０℃の高温
で熱処理することによりＭｏＳ ｉ ２の結晶組成をと
る低抵抗なＭｏシリサイドを形成している。
周波スバタリング装置の陽極部に設置し、シリサイド構
成金属例えばモリブデン（Ｍｏ） とＳｉとの混合ター
ゲ・７）を陰極部に設置し、スパッタすることよりＭｏ
とＳｉとの混合物を基板上に析出せしめその後、窒素（
Ｎ２）などの不活性ガス中で９００〜１０５０℃の高温
で熱処理することによりＭｏＳ ｉ ２の結晶組成をと
る低抵抗なＭｏシリサイドを形成している。
然し、この熱処理工程においてポリＳｉ層４とシリサイ
ド層５との熱膨張係数の違いや、この間に薄いＳｔ酸化
膜が介在し易いなどの理由から剥離が起こり易く、収率
低下の原因となっており、この改善が要望されている。
ド層５との熱膨張係数の違いや、この間に薄いＳｔ酸化
膜が介在し易いなどの理由から剥離が起こり易く、収率
低下の原因となっており、この改善が要望されている。
〔発明が解決しようとする問題点３
以上説明したようにＭＯＳ ）ランジスタのポリサイ
ド膜の形成工程において、ポリＳｉ層とシリサイド層と
の間で剥離を生じ易く、収率を低下させていることが問
題である。
ド膜の形成工程において、ポリＳｉ層とシリサイド層と
の間で剥離を生じ易く、収率を低下させていることが問
題である。
上記の問題はＭＯＳ ）ランジスタのチャネル領域上
に絶縁層を介して設けられるゲート電極をポリシリコン
層と該ポリシリコン層上に金属とシリコンとの混合ター
ゲットをバイアス・スパッタして形成したシリサイド層
とで構成することを特徴とするゲート電極の形成方法に
より解決することができる。
に絶縁層を介して設けられるゲート電極をポリシリコン
層と該ポリシリコン層上に金属とシリコンとの混合ター
ゲットをバイアス・スパッタして形成したシリサイド層
とで構成することを特徴とするゲート電極の形成方法に
より解決することができる。
本発明は二層構造をとる上層をバイアス・スパッタ法で
形成する場合は下層の表面をイオン衝撃によって清浄化
すると共に下層との界面に上層との混合層ができる特徴
を利用し、密着性の良い二層膜を形成するものである。
形成する場合は下層の表面をイオン衝撃によって清浄化
すると共に下層との界面に上層との混合層ができる特徴
を利用し、密着性の良い二層膜を形成するものである。
第１図はポリ５ｉＪｉ４とシリサイド層５からなるポリ
サイド１Ｊ１０の断面構造を示すもの、また第３図は本
発明の実施に使用するバイアス・スパッタ装置の構成を
模式的に示す断面図である。
サイド１Ｊ１０の断面構造を示すもの、また第３図は本
発明の実施に使用するバイアス・スパッタ装置の構成を
模式的に示す断面図である。
すなわち第３図においてＭｏシリサイドを上層に形成し
たいＳｉ基板１１は陽極１２にセットすると共に、スパ
ッタ材料であるＭｏとＳｉとを焼結した混合ターゲット
１３は陰極１４にセットする。
たいＳｉ基板１１は陽極１２にセットすると共に、スパ
ッタ材料であるＭｏとＳｉとを焼結した混合ターゲット
１３は陰極１４にセットする。
そして陰極１４は高圧のスパッタ電源１５に、また陽極
１２は高周波電源１６を経てバイアス電源１７に接続し
ている。
１２は高周波電源１６を経てバイアス電源１７に接続し
ている。
このような構成をとりチャンバ内の雰囲気をアルゴン（
Ａｒ）などの不活性雰囲気に保ちながら減圧して高周波
スパッタを行うと、Ｓｉ基板上のポリＳｉ層４の上には
シリサイド組成のＭｏとＳｉが析出すると共に陽極１２
が負にバイアスされているためにポリＳｔ層４自体が軽
くスパッタされ、結果として第１図に拡大して示すよう
にポリＳｉ層４とシリサイド層５との間に混合層１８が
形成される。
Ａｒ）などの不活性雰囲気に保ちながら減圧して高周波
スパッタを行うと、Ｓｉ基板上のポリＳｉ層４の上には
シリサイド組成のＭｏとＳｉが析出すると共に陽極１２
が負にバイアスされているためにポリＳｔ層４自体が軽
くスパッタされ、結果として第１図に拡大して示すよう
にポリＳｉ層４とシリサイド層５との間に混合層１８が
形成される。
ここでポリＳｉ層４から混合層１８への移行および混合
Ｎ１８からシリサイド層５への移行は徐々に行われるの
でポリＳｉ層４とシリサイド層５との密着は理想的に行
われ、以後いま迄と同様に不活性ガス雰囲気中において
高温加熱を行うことによって密着性のよいポリサイド層
ＩＯを形成することができる。
Ｎ１８からシリサイド層５への移行は徐々に行われるの
でポリＳｉ層４とシリサイド層５との密着は理想的に行
われ、以後いま迄と同様に不活性ガス雰囲気中において
高温加熱を行うことによって密着性のよいポリサイド層
ＩＯを形成することができる。
〔発明の効果〕
以上記したようにポリサイド層の形成を行う場合にシリ
サイド層の形成をバイアス・スパッタ法を用いて行うこ
とより密着性が向上し、それによってシリサイド層の剥
離がなくなり、収率の向上が達成できる。
サイド層の形成をバイアス・スパッタ法を用いて行うこ
とより密着性が向上し、それによってシリサイド層の剥
離がなくなり、収率の向上が達成できる。
第１図は本発明を実施したポリサイド層の構成を示す断
面図、 第２図はＭＯＳ ）ランジスタの構成を説明する断面図
、 第３図は本発明に使用するバイアス・スパッタ装置の構
成を示す断面図、 である。 図において、 １．１１はＳｉ基板、 ３はゲート酸化膜、４は
ポリＳｉ層、 ５はシリサイド層、１０はポ
リサイド層、 １３は混合ターゲット、１７はバイ
アス電源、 である。 事１回 率２旧 鑑３図
面図、 第２図はＭＯＳ ）ランジスタの構成を説明する断面図
、 第３図は本発明に使用するバイアス・スパッタ装置の構
成を示す断面図、 である。 図において、 １．１１はＳｉ基板、 ３はゲート酸化膜、４は
ポリＳｉ層、 ５はシリサイド層、１０はポ
リサイド層、 １３は混合ターゲット、１７はバイ
アス電源、 である。 事１回 率２旧 鑑３図
Claims (1)
- ＭＯＳトランジスタのチャネル領域上に絶縁層を介し
て設けられるゲート電極をポリシリコン層と該ポリシリ
コン層上に金属とシリコンとの混合ターゲットをバイア
ス・スパッタして形成したシリサイド層とで構成するこ
とを特徴とするゲート電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301685A JPS61183968A (ja) | 1985-02-08 | 1985-02-08 | ゲ−ト電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301685A JPS61183968A (ja) | 1985-02-08 | 1985-02-08 | ゲ−ト電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183968A true JPS61183968A (ja) | 1986-08-16 |
Family
ID=12098692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301685A Pending JPS61183968A (ja) | 1985-02-08 | 1985-02-08 | ゲ−ト電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294929A (ja) * | 2006-03-28 | 2007-11-08 | Mitsui Mining & Smelting Co Ltd | 薄膜センサの製造方法、薄膜センサおよび薄膜センサモジュール |
-
1985
- 1985-02-08 JP JP2301685A patent/JPS61183968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294929A (ja) * | 2006-03-28 | 2007-11-08 | Mitsui Mining & Smelting Co Ltd | 薄膜センサの製造方法、薄膜センサおよび薄膜センサモジュール |
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