JPS60245146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60245146A JPS60245146A JP10041384A JP10041384A JPS60245146A JP S60245146 A JPS60245146 A JP S60245146A JP 10041384 A JP10041384 A JP 10041384A JP 10041384 A JP10041384 A JP 10041384A JP S60245146 A JPS60245146 A JP S60245146A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の属する技術的分野〕
本発明は薄膜の電極、配線あるいは抵抗体を含む半導体
装置の製造方法に係り、詳しくは半導体基板上、もしく
は絶縁膜上に電子線を用いて合金薄膜の電極、配線、あ
るいは抵抗体を製造する方法に関する。
装置の製造方法に係り、詳しくは半導体基板上、もしく
は絶縁膜上に電子線を用いて合金薄膜の電極、配線、あ
るいは抵抗体を製造する方法に関する。
半導体トランジスタの電極あるいは配線は、一般に蒸着
、スパッタ、あるいは気相化学反応（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ） ｙ、Ｈどに
よって所望金属、たとえばＡＪ、Ｍｏ、Ｗ、あるいは半
導体、たとえばｐｏｌｙ−８ｉ、合金たとえばＭｏ ８
ｉ！、ＷＳ ｉ童等の数分から数十分の時間内で、通
常は数１１００ｎから１μｍ程度の厚さに堆積したのち
、写真蝕刻深憂こより不要部分を取り除くことによって
形成される。
、スパッタ、あるいは気相化学反応（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ） ｙ、Ｈどに
よって所望金属、たとえばＡＪ、Ｍｏ、Ｗ、あるいは半
導体、たとえばｐｏｌｙ−８ｉ、合金たとえばＭｏ ８
ｉ！、ＷＳ ｉ童等の数分から数十分の時間内で、通
常は数１１００ｎから１μｍ程度の厚さに堆積したのち
、写真蝕刻深憂こより不要部分を取り除くことによって
形成される。
一方、抵抗体は半導体基板内の所壜箇所に不純物をドー
ピングして接合お形成するか、ちるいは不純物をドープ
したｐｏｌｙ−８ｉを所望パターンにエツチングして形
成されている。
ピングして接合お形成するか、ちるいは不純物をドープ
したｐｏｌｙ−８ｉを所望パターンにエツチングして形
成されている。
これらの方法は半導体基板内の接合による抵抗体の場合
を除いて、いずれも半導体基板上に数１１００ｎから１
μｍ程度の段差を生じることが不可欠であり、このため
段切れやパターン精度上に問題点があり、素子の信頼性
、果ｎｊ１度の向上を妨げている。
を除いて、いずれも半導体基板上に数１１００ｎから１
μｍ程度の段差を生じることが不可欠であり、このため
段切れやパターン精度上に問題点があり、素子の信頼性
、果ｎｊ１度の向上を妨げている。
しかし、最近になって各種半導体装置の著しい発達にと
もなって、傭々の要因で生じる半導体基板上の段差は極
力なくす方向にあり、平坦化の努力、等がなされている
。さらに、素子を噴１−シて三次元化することが検討さ
れているが、これらの点Ｊこおいても段差をなくすこと
は最大の関心事である。
もなって、傭々の要因で生じる半導体基板上の段差は極
力なくす方向にあり、平坦化の努力、等がなされている
。さらに、素子を噴１−シて三次元化することが検討さ
れているが、これらの点Ｊこおいても段差をなくすこと
は最大の関心事である。
一方、半導体装置の最も重要な工程で、しかも素子の歩
留りに大きく影響を与える写真蝕刻工程は今後大幅に技
術革新の行なわれる分野であり、たとえばエツチングな
どではレーザー光を被エツチング物質表向に照射して、
この付近で起こるエツチング反応を励起させるという手
法を利用することにより上記写真蝕刻工程を大幅に改良
する技術が開発されつつある。この技術を用いればレジ
スト塗布、露光、現隊、工程などが省略でき、マスクを
通して直接エツチングが可能となる。
留りに大きく影響を与える写真蝕刻工程は今後大幅に技
術革新の行なわれる分野であり、たとえばエツチングな
どではレーザー光を被エツチング物質表向に照射して、
この付近で起こるエツチング反応を励起させるという手
法を利用することにより上記写真蝕刻工程を大幅に改良
する技術が開発されつつある。この技術を用いればレジ
スト塗布、露光、現隊、工程などが省略でき、マスクを
通して直接エツチングが可能となる。
また、接合形成では従来のイオン注入技術に替えて、細
く絞ったイオンビームを用いて、これをＸ、Ｙ方向に走
査することにより自由に描画イオン注入するという新し
い技術の開発が進められている。この方法によｎは従来
の写真蝕刻工程はもちろんのこと、マスクそのものも必
要としない、いわゆるマスクレスイオン注入が可能とな
る。
く絞ったイオンビームを用いて、これをＸ、Ｙ方向に走
査することにより自由に描画イオン注入するという新し
い技術の開発が進められている。この方法によｎは従来
の写真蝕刻工程はもちろんのこと、マスクそのものも必
要としない、いわゆるマスクレスイオン注入が可能とな
る。
この様に、半導体装置の製作工程の多（で写真蝕刻工程
を改良しようという試みが行われている。
を改良しようという試みが行われている。
電極、配線形成工程や抵抗体形成工程においてもこの様
な写真蝕刻工程の改良の必要性は高く、新しい技術の開
発が強く望まれる所である。
な写真蝕刻工程の改良の必要性は高く、新しい技術の開
発が強く望まれる所である。
本発明の目的は、上記従来の問題点を解決、ないしは改
良し、良好な特性を持った電極、配線、および抵抗体の
製造方法を提供することにある。
良し、良好な特性を持った電極、配線、および抵抗体の
製造方法を提供することにある。
上記目的を達成するため、本発明はマスクを通して直接
に電子ビームを合金の薄嗅に照射して所望部分を非晶質
化することにより絶縁体化、あるいは高抵抗化し、段差
のない電極、配線、あるいは抵抗体を形成するものであ
る。
に電子ビームを合金の薄嗅に照射して所望部分を非晶質
化することにより絶縁体化、あるいは高抵抗化し、段差
のない電極、配線、あるいは抵抗体を形成するものであ
る。
本発明によれば、電極、配線、あるいは抵抗体を形成す
るのに写真蝕刻工程が大幅に簡略化でき、レジストの塗
布、露光、現１象、エツチング、等の工程が不要となり
、しかも基本的に段差をな（することができる。
るのに写真蝕刻工程が大幅に簡略化でき、レジストの塗
布、露光、現１象、エツチング、等の工程が不要となり
、しかも基本的に段差をな（することができる。
以下、実施例を用いて本発明を詳細に説明する。
第１図は本発明の詳細な説明するための回路パターン一
部の平面図である。第２図は従来技術による電極、配線
を示すもので、（ａｌ 、 （ｂ）はそれぞれ第１図の
Ａ−Ａ′、 Ｂ −Ｂｌでの断面図である。図において
、１０１はシリコン基板、１０２は素子間分離酸化膜、
１０３はＭＯＳＦＥＴのゲート酸化膜、１０４はゲート
電極、１０５，１０６はソース、ドレイン領域、１０７
は層間絶縁膜、１０８は第ロ■配線、１０９〜１１２は
コンタクト・ホール、１１３〜１１５は第２ ｆｉ１月
配線である。これらの断面図より明らかな様子導体装置
の形成後には多くの段差が存在し、凹凸もはげしいもの
である。これらの段差、凹凸は素子の信頼性をそこない
、半導体装置の集積度や性能を低下させるものである。
部の平面図である。第２図は従来技術による電極、配線
を示すもので、（ａｌ 、 （ｂ）はそれぞれ第１図の
Ａ−Ａ′、 Ｂ −Ｂｌでの断面図である。図において
、１０１はシリコン基板、１０２は素子間分離酸化膜、
１０３はＭＯＳＦＥＴのゲート酸化膜、１０４はゲート
電極、１０５，１０６はソース、ドレイン領域、１０７
は層間絶縁膜、１０８は第ロ■配線、１０９〜１１２は
コンタクト・ホール、１１３〜１１５は第２ ｆｉ１月
配線である。これらの断面図より明らかな様子導体装置
の形成後には多くの段差が存在し、凹凸もはげしいもの
である。これらの段差、凹凸は素子の信頼性をそこない
、半導体装置の集積度や性能を低下させるものである。
従って現在よりもさらに素子の集積度や性能を向上させ
るためには、これらをなくすことが必要であり、表面を
平坦化してやる必要がある。
るためには、これらをなくすことが必要であり、表面を
平坦化してやる必要がある。
第３図は嬉１図と同じ回路パターンのものを本発明を用
いて形成する場合の製造工程を示すＡ−Ａ′ 断面図で
ある。まず第３図１ａ）に示す如く例えばＰ型（１００
）面方位の単結晶シリコン基板２０１内に埋め入む様に
素子間分離酸化膜２０２を形成する。
いて形成する場合の製造工程を示すＡ−Ａ′ 断面図で
ある。まず第３図１ａ）に示す如く例えばＰ型（１００
）面方位の単結晶シリコン基板２０１内に埋め入む様に
素子間分離酸化膜２０２を形成する。
この様な酸化膜の形成法としては、いろいろ考えられる
が例えばＢＯＸ法などがある。次に第３図１ｂ）でボす
様にゲート酸化膜２０３を介してゲート電極２０４を形
成する。これらの工程が終了したのち、イオン注入法に
より自己整合的にソース、ドレイン領域２０５，２０６
をそれぞれ形成する。次に第３図ＩＣ）で示す様に層間
絶１ｉｋ＠２ｏ７を全面に堆積し、ゲート電極上部の段
差は層間絶縁膜２０７を反応性イオンによるエツチング
にて平坦比を行なうものとする。これらの工程の終了後
、ソース、ドレイン領域上部にコンタクトホールを開孔
しここにたとえばタングステンの選択ＣＶＤ＃こより金
属層２０８゜２０９を埋め込み、この部分で段差が生じ
ない様に工夫をする。この後本発明による合金の薄［２
１０を形成する。この薄膜としては遷移金属の合金が適
しているが特にＮｉＴｉ、ＣｕＴｉ 、ｒ、ｇどがよく
適している。これらの合金は電子線の照射により非晶質
となりやすく、抵抗変化が大きい。これらの合金の薄膜
の形成方法としては、まずスパッタ法が考えられる。す
なわち、たとえばＮｉＴｉ合金のターゲットをそう着し
ｓ １０−” Ｔｏｒｒ挫度のアルゴンガス雰囲気にて
Ｒ，Ｆによりスパッタリングを行なうと、均一な組成の
ＮｉＴｉ膜が形成される。
が例えばＢＯＸ法などがある。次に第３図１ｂ）でボす
様にゲート酸化膜２０３を介してゲート電極２０４を形
成する。これらの工程が終了したのち、イオン注入法に
より自己整合的にソース、ドレイン領域２０５，２０６
をそれぞれ形成する。次に第３図ＩＣ）で示す様に層間
絶１ｉｋ＠２ｏ７を全面に堆積し、ゲート電極上部の段
差は層間絶縁膜２０７を反応性イオンによるエツチング
にて平坦比を行なうものとする。これらの工程の終了後
、ソース、ドレイン領域上部にコンタクトホールを開孔
しここにたとえばタングステンの選択ＣＶＤ＃こより金
属層２０８゜２０９を埋め込み、この部分で段差が生じ
ない様に工夫をする。この後本発明による合金の薄［２
１０を形成する。この薄膜としては遷移金属の合金が適
しているが特にＮｉＴｉ、ＣｕＴｉ 、ｒ、ｇどがよく
適している。これらの合金は電子線の照射により非晶質
となりやすく、抵抗変化が大きい。これらの合金の薄膜
の形成方法としては、まずスパッタ法が考えられる。す
なわち、たとえばＮｉＴｉ合金のターゲットをそう着し
ｓ １０−” Ｔｏｒｒ挫度のアルゴンガス雰囲気にて
Ｒ，Ｆによりスパッタリングを行なうと、均一な組成の
ＮｉＴｉ膜が形成される。
度である。スペッタ法以外にも蒸着法やＣＶＤ法が考え
られる。蒸着法の場合には元素１つにつき１つのソース
を用意し、各ソース毎に独立の蒸着速度により各元素を
同時に蒸着して合金の薄膜を作る方法が適している。Ｃ
ＶＤ法においては多少工夫を要する。Ｔ ７１わち、同
時に反応が起こし得ないものが大半であるため、たとえ
ばＭｏ−Ｓｉ合金ではＭ ｏ ／ Ｓ ｉ ７Ｍ ｏ
／・・・・・・／Ｓｉという様に層状ｌこしておいた後
熱処理にて合金化を行なう。さらにスパッタとＣＶＤ法
をミックスした方法も考えられる。すなわちＭｏ−８ｉ
系でＳｉＨ，ガスの熱分解反応を起こさせながらＭｏを
スパッタ法によって堆積する方法などがある。薄膜形成
終了後、第３図ｆｅ）で示す様に薄膜の所望部分２１２
を゛電子線により非晶質化し、絶縁物化を行なう。本発
明の最も重要な工程はこの部分である。すなわち、あら
かじめ電子線の阻止能のすぐれた物質により配線パター
ンの描かれたマスクを通して一１００℃前後の温度で電
子線をＩＱＩＩＩ〜１０２６クーロン／ ｃｍ ’照射
すると、配線パターン以外の電子線が照射された領域は
全て絶縁物でなる。こうして段差の全くない配線パター
ンが、レジスト露光、現隊といった工程を用いずに精度
よく、高信頼性のもとで形成される。本発明は第３図（
ｂ）のゲートｉ！極形、成工程でも利用できる。この場
合には第３図（ｃ）の平坦化工程が省略できることは言
うまでもない。
られる。蒸着法の場合には元素１つにつき１つのソース
を用意し、各ソース毎に独立の蒸着速度により各元素を
同時に蒸着して合金の薄膜を作る方法が適している。Ｃ
ＶＤ法においては多少工夫を要する。Ｔ ７１わち、同
時に反応が起こし得ないものが大半であるため、たとえ
ばＭｏ−Ｓｉ合金ではＭ ｏ ／ Ｓ ｉ ７Ｍ ｏ
／・・・・・・／Ｓｉという様に層状ｌこしておいた後
熱処理にて合金化を行なう。さらにスパッタとＣＶＤ法
をミックスした方法も考えられる。すなわちＭｏ−８ｉ
系でＳｉＨ，ガスの熱分解反応を起こさせながらＭｏを
スパッタ法によって堆積する方法などがある。薄膜形成
終了後、第３図ｆｅ）で示す様に薄膜の所望部分２１２
を゛電子線により非晶質化し、絶縁物化を行なう。本発
明の最も重要な工程はこの部分である。すなわち、あら
かじめ電子線の阻止能のすぐれた物質により配線パター
ンの描かれたマスクを通して一１００℃前後の温度で電
子線をＩＱＩＩＩ〜１０２６クーロン／ ｃｍ ’照射
すると、配線パターン以外の電子線が照射された領域は
全て絶縁物でなる。こうして段差の全くない配線パター
ンが、レジスト露光、現隊といった工程を用いずに精度
よく、高信頼性のもとで形成される。本発明は第３図（
ｂ）のゲートｉ！極形、成工程でも利用できる。この場
合には第３図（ｃ）の平坦化工程が省略できることは言
うまでもない。
第４図は本発明を用いて第１図の回路パターンを形成し
た時のＢ −Ｂ’断面図を示すものである。
た時のＢ −Ｂ’断面図を示すものである。
この場合も窮３図（ｅ）の場合と同様段差の全くない配
線パターンが形成されている。
線パターンが形成されている。
なお本発明は上述した実施例に限定されるものではない
。本発明の要旨を逸脱しない範囲で、種々変形して実施
することができる。
。本発明の要旨を逸脱しない範囲で、種々変形して実施
することができる。
第１図は本発明の一実施例を説明するための回路パター
ン図、第２図は従来技術による電極、配線を示す断面図
、第３図は本発明を用いて配線を形成する場合の製造工
程を示す第１図の半導体装置のＡ −Ａ’断面図、第４
図は第１図の半導体装置Ｂ−８’断面図である。
ン図、第２図は従来技術による電極、配線を示す断面図
、第３図は本発明を用いて配線を形成する場合の製造工
程を示す第１図の半導体装置のＡ −Ａ’断面図、第４
図は第１図の半導体装置Ｂ−８’断面図である。
Claims (1)
- 【特許請求の範囲】 １１）半導体基板上、あるいは該基板上に設けられた絶
縁膜上に２種類以上の元素よりなる合金の薄膜を形成す
る工程と、該薄膜上の一部または全面に電子線阻止能の
大きいマスク材によるパターンを通して上部より電子線
を照射することにより上記薄膜のうちマスク材のない部
分の抵抗値を変化させる工程とよりなることを特徴とす
る半導体装置の製造方法。 （２）薄膜は導電性であり、電子線照射によりマスクで
覆われない前記薄膜が非晶質化して絶縁体化することを
特徴とする特許請求の範囲第１項ｚ乙載Ｗの半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041384A JPS60245146A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10041384A JPS60245146A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245146A true JPS60245146A (ja) | 1985-12-04 |
Family
ID=14273293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10041384A Pending JPS60245146A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245146A (ja) |
-
1984
- 1984-05-21 JP JP10041384A patent/JPS60245146A/ja active Pending
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