JPH05218083A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 チャンネル層であるソース電極とドレイン電
極とを半導体層の側面にのみ接触するよう形成して、直
列抵抗を減少させチャンネル導電率を向上させる。 【構成】 絶縁性透明基板１１上にゲート電極１２を形
成し、全表面にわたり絶縁層、半導体層を順次形成す
る。次にホトレジストを塗布した後ゲート電極をマスク
としてレジストパターンを形成し、それをマスクとして
半導体層をエッチングしてパターンを形成する。次に露
出全表面にわたり不純物をドープして所定導電型の抵抗
接触層を形成し、その層上にＡｌやＭｏ，Ｗなどの金属
層を形成し、この金属層に写真食刻工程を施し、ゲート
電極の上層に当る部分及び両側縁部分を除去して、ソー
ス電極１７ａ及びドレーン電極１７ｂを形成する。
極とを半導体層の側面にのみ接触するよう形成して、直
列抵抗を減少させチャンネル導電率を向上させる。 【構成】 絶縁性透明基板１１上にゲート電極１２を形
成し、全表面にわたり絶縁層、半導体層を順次形成す
る。次にホトレジストを塗布した後ゲート電極をマスク
としてレジストパターンを形成し、それをマスクとして
半導体層をエッチングしてパターンを形成する。次に露
出全表面にわたり不純物をドープして所定導電型の抵抗
接触層を形成し、その層上にＡｌやＭｏ，Ｗなどの金属
層を形成し、この金属層に写真食刻工程を施し、ゲート
電極の上層に当る部分及び両側縁部分を除去して、ソー
ス電極１７ａ及びドレーン電極１７ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に係り、特にチャンネル・コンダンダクタンス[c
hannel conductance] つまり電流の通路であるチャンネ
ル層の導電率（抵抗の逆数）を向上させるに適切な薄膜
トランジスタの製造方法に関する。
造方法に係り、特にチャンネル・コンダンダクタンス[c
hannel conductance] つまり電流の通路であるチャンネ
ル層の導電率（抵抗の逆数）を向上させるに適切な薄膜
トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来、この種の薄膜を使用した多数のキ
ャリア［電流を運ぶ電子ホールやイオン］素子としての
薄膜トランジスタを若干の種類について側断面図で開示
する。図９ないし図13は第１ないし第５の従来例であ
る。図９および図10は、能動 [アクイブ・active] 層と
して使用される半導体層と、同一の方向にソース電極／
ドレーン電極，絶縁層およびゲート電極を重畳形成した
同一平面上[coplanar]型を表している。図９および図10
は、ゲート電極と、ソース電極およびドレーン電極が半
導体層と反対方向に置かれているスタガード[ 食い違い
・staggered]型を示したものである。図13は、ゲート電
極上に絶縁層および半導体層が置かれたインバーテド・
スタガード [逆転食い違い inverted staggered] 型を
表したものである。半導体層の材料としては、Ｃd Ｓ，
Ｃd Ｓe ，Ｃd ＳＳe 等を用いることができ、これらを
Ｃ Cｌ2 融剤を使用して不活性ガスまたは小量の酸素を
含む不活性ガスの中で、570 °〜600 °で焼結する[sin
tering] 方法が広く用いられる。その他に、半導体層の
材料としては、Ｔe Ｉn Ｓb ，Ｓn Ｏ2 ，Ｉn 2 Ｏ3 な
どが使用される。絶縁層の材料としては、有機材料であ
るニトロセルローズ[nitrocellulose]，グリセリル・モ
ノステアリン酸塩[glyceryl monostearate] ，Ｑ-rac[T
ranseneCo., Inc. 製] と、無機材料であるＢa Ｔi Ｏ
3 ，Ｓi Ｏ2 ，シリケイト・セメント[silicate cemen
t] が使用される。各電極の材料としては、Ａu ペース
ト[paste]，Ｓn ，Ｓn-Ｇa (5〜10％) の合金およびＩn
のアマルガム[Amalgam] などが使用される。
ャリア［電流を運ぶ電子ホールやイオン］素子としての
薄膜トランジスタを若干の種類について側断面図で開示
する。図９ないし図13は第１ないし第５の従来例であ
る。図９および図10は、能動 [アクイブ・active] 層と
して使用される半導体層と、同一の方向にソース電極／
ドレーン電極，絶縁層およびゲート電極を重畳形成した
同一平面上[coplanar]型を表している。図９および図10
は、ゲート電極と、ソース電極およびドレーン電極が半
導体層と反対方向に置かれているスタガード[ 食い違い
・staggered]型を示したものである。図13は、ゲート電
極上に絶縁層および半導体層が置かれたインバーテド・
スタガード [逆転食い違い inverted staggered] 型を
表したものである。半導体層の材料としては、Ｃd Ｓ，
Ｃd Ｓe ，Ｃd ＳＳe 等を用いることができ、これらを
Ｃ Cｌ2 融剤を使用して不活性ガスまたは小量の酸素を
含む不活性ガスの中で、570 °〜600 °で焼結する[sin
tering] 方法が広く用いられる。その他に、半導体層の
材料としては、Ｔe Ｉn Ｓb ，Ｓn Ｏ2 ，Ｉn 2 Ｏ3 な
どが使用される。絶縁層の材料としては、有機材料であ
るニトロセルローズ[nitrocellulose]，グリセリル・モ
ノステアリン酸塩[glyceryl monostearate] ，Ｑ-rac[T
ranseneCo., Inc. 製] と、無機材料であるＢa Ｔi Ｏ
3 ，Ｓi Ｏ2 ，シリケイト・セメント[silicate cemen
t] が使用される。各電極の材料としては、Ａu ペース
ト[paste]，Ｓn ，Ｓn-Ｇa (5〜10％) の合金およびＩn
のアマルガム[Amalgam] などが使用される。
【０００３】上述した薄膜トランジスタの種類の中で、
本発明に適用される従来例６のインバーテッド・スタガ
ード型の薄膜トランジスタの製造工程を図14〜図19と順
を追って説明する。図14に示すように、絶縁性透明基板
１を設けた後、この絶縁性透明基板１の上にゲート電極
用の金属を蒸着し、この金属をパターニング[ 形づくり
・Patterning] してゲート電極２を形成する。ついで、
図15に表すように、ゲート電極２と絶縁性透明基板１の
露出された全く表面にわってゲート電極２を絶縁するた
めの絶縁層３を形成した後、図16に示すように、その絶
縁層３の上にチャンネル層としての半導体層４と、以後
の形成されるソース電極／ドレーン電極と半導体層４間
の接触抵抗を減少させるための所定導電型の不純物のイ
オンが添加された所定の導電型の（ｎ型またはｐ型）の
半導体層５を順次形成する。そして、図17に表すよう
に、半導体層４と所定導電型の半導体層５とをパターニ
ングして両側縁[ エッジ・edge] の不必要な部分を除去
する。この時、パターニングされた所定の導電型の半導
体層５と半導体層４の側面は露出されるようにする。
本発明に適用される従来例６のインバーテッド・スタガ
ード型の薄膜トランジスタの製造工程を図14〜図19と順
を追って説明する。図14に示すように、絶縁性透明基板
１を設けた後、この絶縁性透明基板１の上にゲート電極
用の金属を蒸着し、この金属をパターニング[ 形づくり
・Patterning] してゲート電極２を形成する。ついで、
図15に表すように、ゲート電極２と絶縁性透明基板１の
露出された全く表面にわってゲート電極２を絶縁するた
めの絶縁層３を形成した後、図16に示すように、その絶
縁層３の上にチャンネル層としての半導体層４と、以後
の形成されるソース電極／ドレーン電極と半導体層４間
の接触抵抗を減少させるための所定導電型の不純物のイ
オンが添加された所定の導電型の（ｎ型またはｐ型）の
半導体層５を順次形成する。そして、図17に表すよう
に、半導体層４と所定導電型の半導体層５とをパターニ
ングして両側縁[ エッジ・edge] の不必要な部分を除去
する。この時、パターニングされた所定の導電型の半導
体層５と半導体層４の側面は露出されるようにする。
【０００４】それから、図18に示すように、露出された
全ての表面にわたってソース電極／ドレーン電極を形成
するための金属６を形成する。しかる後に、図19に表す
ように、金属６と所定導電型の半導体層５とをパターニ
ングして所定導電型の半導体層５の中の、ゲート電極２
の上側に該当する部分を除去し、金属６の中の不必要な
両側縁部分を除去する。したがって、半導体層４の上に
スルー・ホール[through hole]領域７が形成され、ソー
ス電極６a とドレーン電極６b とが形成される。この
時、金属６の両側縁部分に露出された半導体層４および
所定導電型の半導体層５の側面が覆われるようにして除
去される。最後に、露出されたソース電極６a とドレー
ン電極６b とスルー・ホール領域７に相当する半導体層
４の全ての表面上にわたって、保護用の絶縁層８を形成
する。
全ての表面にわたってソース電極／ドレーン電極を形成
するための金属６を形成する。しかる後に、図19に表す
ように、金属６と所定導電型の半導体層５とをパターニ
ングして所定導電型の半導体層５の中の、ゲート電極２
の上側に該当する部分を除去し、金属６の中の不必要な
両側縁部分を除去する。したがって、半導体層４の上に
スルー・ホール[through hole]領域７が形成され、ソー
ス電極６a とドレーン電極６b とが形成される。この
時、金属６の両側縁部分に露出された半導体層４および
所定導電型の半導体層５の側面が覆われるようにして除
去される。最後に、露出されたソース電極６a とドレー
ン電極６b とスルー・ホール領域７に相当する半導体層
４の全ての表面上にわたって、保護用の絶縁層８を形成
する。
【０００５】図19に示すように完成された従来例６のイ
ンバーテッド・スタガード型の薄膜トランジスタの動作
を説明する。ゲート電極２に約＋10V の電圧が印加され
ると、絶縁層３上の半導体層４と絶縁層３との界面に電
子が生成されて、半導体層４内にチャンネルが形成され
る。この時、ソース電極６a とドレーン電極６b との間
に、約＋10V の電圧を印加すると、チャンネルに電流が
流れる。この電流の経路(path)は次の通りである。電流
は、ソース電極６a より始めて所定導電型の半導体層５
を通過し、半導体層４と絶縁層３との界面に沿って流れ
た後、さらに所定導電型の半導体層５を通してドレーン
電極６b に流れる。
ンバーテッド・スタガード型の薄膜トランジスタの動作
を説明する。ゲート電極２に約＋10V の電圧が印加され
ると、絶縁層３上の半導体層４と絶縁層３との界面に電
子が生成されて、半導体層４内にチャンネルが形成され
る。この時、ソース電極６a とドレーン電極６b との間
に、約＋10V の電圧を印加すると、チャンネルに電流が
流れる。この電流の経路(path)は次の通りである。電流
は、ソース電極６a より始めて所定導電型の半導体層５
を通過し、半導体層４と絶縁層３との界面に沿って流れ
た後、さらに所定導電型の半導体層５を通してドレーン
電極６b に流れる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術は次のような問題点が発生した。図20に示
すように、ソース電極６a およびドレーン電極６b のチ
ャンネルである半導体層５，４と広い面にわたって接触
される。したがって、所定導電型の半導体層５と半導体
層４との間の接触抵抗と、ソース電極６a およびドレー
ン電極６b と所定導電型の半導体層５との間の接触抵抗
を比較する時、ソース電極６a およびドレーン電極６b
側で半導体層４のし垂直方向の直列抵抗Ｒs は余分に大
きく存在する。これと反対にチャンネル導電率の値は減
少されて、チャンネルにおいては電圧降下が発生する。
したがって、ソース電極６a とドレーン電極６b との間
には、実際に印加した電圧より低い電圧が現れるので、
薄膜トランジスタの動作特性を低下させる要因になる。
ここにおいて、本発明は、上述の課題を除去するために
なされたもので、ソース電極とドレーン電極とをチャン
ネル層である半導体層の側面にのみ接触されるように形
成して、チャンネルにおいての直列抵抗を減少してチャ
ンネル導電率を向上させる薄膜トランジスタの製造方法
を提供することを目的とする。
うな従来技術は次のような問題点が発生した。図20に示
すように、ソース電極６a およびドレーン電極６b のチ
ャンネルである半導体層５，４と広い面にわたって接触
される。したがって、所定導電型の半導体層５と半導体
層４との間の接触抵抗と、ソース電極６a およびドレー
ン電極６b と所定導電型の半導体層５との間の接触抵抗
を比較する時、ソース電極６a およびドレーン電極６b
側で半導体層４のし垂直方向の直列抵抗Ｒs は余分に大
きく存在する。これと反対にチャンネル導電率の値は減
少されて、チャンネルにおいては電圧降下が発生する。
したがって、ソース電極６a とドレーン電極６b との間
には、実際に印加した電圧より低い電圧が現れるので、
薄膜トランジスタの動作特性を低下させる要因になる。
ここにおいて、本発明は、上述の課題を除去するために
なされたもので、ソース電極とドレーン電極とをチャン
ネル層である半導体層の側面にのみ接触されるように形
成して、チャンネルにおいての直列抵抗を減少してチャ
ンネル導電率を向上させる薄膜トランジスタの製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、絶縁性の透明基板上に所定の長さ
を有するゲート電極を形成する手段と、露出された全く
表面にわたってゲート電極を絶縁するための絶縁層およ
びチャンネル層を形成するための半導体層を順次形成す
る手段と、半導体層上にホトレジストを塗布した後ゲー
ト電極をホト・マスクとしてバック基板露出してホトレ
ジスト・パターンを形成する手段と、このホトレジスト
・パターンをマスクとして前記半導体層を食刻してチャ
ンネル層としての半導体層パターンを形成する手段と、
露出された全表面にわたって所定の導電型の抵抗接触層
の不純物が添加されてた所定導電型の抵抗接触層を形成
する手段と、所定導電型の半導体層上にソース電極およ
びドレーン電極を形成するための金属層を形成し、この
金属層に光工程および食刻工程を施行してゲート電極上
層に相当する部分および両側縁部分を除去することによ
り、ソース電極およびドレーン電極としての金属パター
ンを形成する手段と、この金属パターンをマスクとして
所定導電型の半導体を食刻して前記半導体層パターン上
に位置される電極との接触のための通り穴を形成する手
段と、ソース電極およびドレーン電極，絶縁層および半
導体層のパターンの露出された全表面上にわたって保護
用絶縁膜を形成する手段とが順次行われるようして成る
薄膜トランジスタの製造方法である。
め、本発明によれば、絶縁性の透明基板上に所定の長さ
を有するゲート電極を形成する手段と、露出された全く
表面にわたってゲート電極を絶縁するための絶縁層およ
びチャンネル層を形成するための半導体層を順次形成す
る手段と、半導体層上にホトレジストを塗布した後ゲー
ト電極をホト・マスクとしてバック基板露出してホトレ
ジスト・パターンを形成する手段と、このホトレジスト
・パターンをマスクとして前記半導体層を食刻してチャ
ンネル層としての半導体層パターンを形成する手段と、
露出された全表面にわたって所定の導電型の抵抗接触層
の不純物が添加されてた所定導電型の抵抗接触層を形成
する手段と、所定導電型の半導体層上にソース電極およ
びドレーン電極を形成するための金属層を形成し、この
金属層に光工程および食刻工程を施行してゲート電極上
層に相当する部分および両側縁部分を除去することによ
り、ソース電極およびドレーン電極としての金属パター
ンを形成する手段と、この金属パターンをマスクとして
所定導電型の半導体を食刻して前記半導体層パターン上
に位置される電極との接触のための通り穴を形成する手
段と、ソース電極およびドレーン電極，絶縁層および半
導体層のパターンの露出された全表面上にわたって保護
用絶縁膜を形成する手段とが順次行われるようして成る
薄膜トランジスタの製造方法である。
【０００８】
【作用】本発明は、上記のような薄膜トランジスタの製
造方法であるから、ソース電極およびドレーン電極が、
a-Ｓi:Ｈパターンの側面および一部上側の表面のみを通
して、このa-Ｓi:Ｈパターンと連結接触されるので、直
列抵抗は発生しないので、チャンネル導電率が大きくな
り、チャンネル電圧降下が発生せず、薄膜トランジスタ
の動作特性の低下を防ぎ且つ薄膜トランジスタの動作特
性の向上させることができる。
造方法であるから、ソース電極およびドレーン電極が、
a-Ｓi:Ｈパターンの側面および一部上側の表面のみを通
して、このa-Ｓi:Ｈパターンと連結接触されるので、直
列抵抗は発生しないので、チャンネル導電率が大きくな
り、チャンネル電圧降下が発生せず、薄膜トランジスタ
の動作特性の低下を防ぎ且つ薄膜トランジスタの動作特
性の向上させることができる。
【０００９】
【実施例】以下、図１ないし図７を参照して、本発明の
具体的な一実施例を詳細に説明する。図１に示すよう
に、絶縁性の透明基板としてのガラス基板11を設けた
後、金属層例えばアルミニウムＡｌを熱蒸着法［therma
l vaporation method]により、500 オングストロン〜20
00オングストロンの厚さで蒸着する。そして、このアル
ミニウムＡｌをパターンニングして、所定の長さを有す
るゲート電極12を形成する。このゲート電極12の物質と
して、アルミニウムＡｌの他にクロミュム[chromium]Ｃ
r ，チタニュウム[titanium]Ｔi ，モリブデンＭo ，タ
ングステンＷなどを使用することもある。また、所定導
電型の不純物が添加されたポリシリコン[polysilicon]
を使用することもある。また、絶縁性の透明基板として
石英を使用するここともある。金属蒸着方法以外の方法
としてＥ- beam蒸着法またはスパッタリング[sputterin
g]法を使用することもある。
具体的な一実施例を詳細に説明する。図１に示すよう
に、絶縁性の透明基板としてのガラス基板11を設けた
後、金属層例えばアルミニウムＡｌを熱蒸着法［therma
l vaporation method]により、500 オングストロン〜20
00オングストロンの厚さで蒸着する。そして、このアル
ミニウムＡｌをパターンニングして、所定の長さを有す
るゲート電極12を形成する。このゲート電極12の物質と
して、アルミニウムＡｌの他にクロミュム[chromium]Ｃ
r ，チタニュウム[titanium]Ｔi ，モリブデンＭo ，タ
ングステンＷなどを使用することもある。また、所定導
電型の不純物が添加されたポリシリコン[polysilicon]
を使用することもある。また、絶縁性の透明基板として
石英を使用するここともある。金属蒸着方法以外の方法
としてＥ- beam蒸着法またはスパッタリング[sputterin
g]法を使用することもある。
【００１０】そして、図２に表すように、露出されたゲ
ート電極12，ガラス基板11上にゲート電極12を絶縁する
ための絶縁層として非晶質シリコン（a-Ｓi Ｎ: Ｈ）13
をPECVD[プラズマ・増強蒸着 Plasma Enhanced Vapour
Deposition]方法またはCVDスパッタリング法により500
Ａ〜200 Ａの厚さで蒸着する。この絶縁層の物質とし
て、a-Ｓi Ｎ: Ｈ以外にa-Ｓi Ｏx Ｎy : ＨＳi Ｏ2 ，
Ａｌ2 Ｏ3 + Ｓi Ｎ，Ａｌ2 Ｏ3 + Ｓi Ｏ2 ，Ｔa 2 Ｏ
5 + Ｓi Ｎ，Ｔa 2 Ｏ5+ Ｓi Ｏ2 等を使用することも
あり、誘電体も使用可能である。a-Ｓi Ｎ: Ｈ・13上に
チャンネルを形成するための半導体層としてPECVD ，LP
[ 低気圧 low pressure]CVDおよびCVD のいずれかを用
いて1000Ａ〜１μm の厚さで非晶質シリコンa-Ｓi : Ｈ
・14を蒸着する。この半導体層の物質としてa-Ｓi Ｎ:
Ｈの代わりにポリシリコン[Poly silicon]，Ｃd Ｓe ，
Ｃd Ｓ，Ｃd ＳＳe を使用することもある。非晶質シリ
コンa-Ｓi : Ｈ・14上にホトレジスト[Photo resist 光
硬化性樹脂]15 をバック基板露出[back substrate expo
sure] させて、ホトレジスト・パターン15a を形成す
る。一般に、バック基板露出をする時に、ゲート電極12
の長さより短い底面の幅を有するホトレジスト・パター
ン15a が形成される。所望する底面の幅を有するホトレ
ジスト・パターン15a を得るために、ホトレジスト・パ
ターン15a を100 °C 〜300 °C の温度でバッキング・
フローイング[backing flowing] させることができる。
ート電極12，ガラス基板11上にゲート電極12を絶縁する
ための絶縁層として非晶質シリコン（a-Ｓi Ｎ: Ｈ）13
をPECVD[プラズマ・増強蒸着 Plasma Enhanced Vapour
Deposition]方法またはCVDスパッタリング法により500
Ａ〜200 Ａの厚さで蒸着する。この絶縁層の物質とし
て、a-Ｓi Ｎ: Ｈ以外にa-Ｓi Ｏx Ｎy : ＨＳi Ｏ2 ，
Ａｌ2 Ｏ3 + Ｓi Ｎ，Ａｌ2 Ｏ3 + Ｓi Ｏ2 ，Ｔa 2 Ｏ
5 + Ｓi Ｎ，Ｔa 2 Ｏ5+ Ｓi Ｏ2 等を使用することも
あり、誘電体も使用可能である。a-Ｓi Ｎ: Ｈ・13上に
チャンネルを形成するための半導体層としてPECVD ，LP
[ 低気圧 low pressure]CVDおよびCVD のいずれかを用
いて1000Ａ〜１μm の厚さで非晶質シリコンa-Ｓi : Ｈ
・14を蒸着する。この半導体層の物質としてa-Ｓi Ｎ:
Ｈの代わりにポリシリコン[Poly silicon]，Ｃd Ｓe ，
Ｃd Ｓ，Ｃd ＳＳe を使用することもある。非晶質シリ
コンa-Ｓi : Ｈ・14上にホトレジスト[Photo resist 光
硬化性樹脂]15 をバック基板露出[back substrate expo
sure] させて、ホトレジスト・パターン15a を形成す
る。一般に、バック基板露出をする時に、ゲート電極12
の長さより短い底面の幅を有するホトレジスト・パター
ン15a が形成される。所望する底面の幅を有するホトレ
ジスト・パターン15a を得るために、ホトレジスト・パ
ターン15a を100 °C 〜300 °C の温度でバッキング・
フローイング[backing flowing] させることができる。
【００１１】ホトレジスト・パターン15b を刻食用マス
ク[etch mask] として非晶質シリコンa-Ｓi : Ｈ・14を
反応性イオンエッチング[Reactive Ion Etching]方法で
刻食[etch]してチャンネル層としてa-Ｓi : Ｈパターン
・14a を形成した後、ホトレジスト・パターン15a を除
去する。このa-Ｓi : Ｈ・14a の代わりにポリ・シリコ
ンを使用することもある。反応性イオンエッチング用ガ
スとしてＣＦ4 + Ｏ2 ，Ｃ Cｌ2 Ｆ2 + Ｏ2 ，ＳＦ6 +
Ｏ2 ，Ｃ Cｌ4 + Ｏ2 等が使用される。この時、ホトレ
ジスト・パターン15a の幅は、ゲート電極12の長さにほ
とんど近似値を有するようにするのが望ましい。
ク[etch mask] として非晶質シリコンa-Ｓi : Ｈ・14を
反応性イオンエッチング[Reactive Ion Etching]方法で
刻食[etch]してチャンネル層としてa-Ｓi : Ｈパターン
・14a を形成した後、ホトレジスト・パターン15a を除
去する。このa-Ｓi : Ｈ・14a の代わりにポリ・シリコ
ンを使用することもある。反応性イオンエッチング用ガ
スとしてＣＦ4 + Ｏ2 ，Ｃ Cｌ2 Ｆ2 + Ｏ2 ，ＳＦ6 +
Ｏ2 ，Ｃ Cｌ4 + Ｏ2 等が使用される。この時、ホトレ
ジスト・パターン15a の幅は、ゲート電極12の長さにほ
とんど近似値を有するようにするのが望ましい。
【００１２】そして、図４に示すように、a-Ｓi : Ｈパ
ターン・14a およびa-Ｓi Ｎ: Ｈ・13の露出された表面
上に高濃度のＮ型（Ｎ+ 型）の不純物イオンが添加され
たＮ+ 型の非晶質シリコン（Ｎ+ a-Ｓi : Ｈ) ・16をPE
CVD ，ホト[photo]CUD，LPCVD を用いて200 Ａ〜1000Ａ
の厚さで蒸着する。このＮ+ a-Ｓi : Ｈ・16を形成する
ためのガスとしてＰh 3 +(Ｓi Ｈ4 orＳi Ｏ2 Ｈ6 ）+
Ｈ2 Ｏを使用する。このＮ+ a-Ｓi : Ｈ・16は、半導体
層であるa-Ｓi : Ｈ・14a と、それ以後に形成される金
属のソース電極とドレーン電極との接合抵抗を最小にす
るためのオーム・コンダクト[Ohm contact] 層によりソ
ース電極とドレーン電極とa-Ｓi:Ｈ・14との間の接触電
位差は一定となる。Ｎ+ a-Ｓi:Ｈ・16を形成した直後、
オーム・コンダクト層の特性を良好にするために、200
°C 〜300 °C の温度で窒素（Ｎ2 ）と、水素（Ｈ2 ）
およびアルゴンＡr の雰囲気を有するファネス(furnac
e) およびオブン(oven)でアニーリング（焼き生しannea
ling)工程をも施工する。しかし、この工程は必ずしも
必要的なものではない。オーム・コンタクト(Ohm conta
ct) 層としてＮ+ a-Ｓi:Ｈ・16の代わりにＰ+a-Ｓi:Ｈ
を使用することもある。この時、添加ガスとしてＢ2 Ｈ
6 を使用する。
ターン・14a およびa-Ｓi Ｎ: Ｈ・13の露出された表面
上に高濃度のＮ型（Ｎ+ 型）の不純物イオンが添加され
たＮ+ 型の非晶質シリコン（Ｎ+ a-Ｓi : Ｈ) ・16をPE
CVD ，ホト[photo]CUD，LPCVD を用いて200 Ａ〜1000Ａ
の厚さで蒸着する。このＮ+ a-Ｓi : Ｈ・16を形成する
ためのガスとしてＰh 3 +(Ｓi Ｈ4 orＳi Ｏ2 Ｈ6 ）+
Ｈ2 Ｏを使用する。このＮ+ a-Ｓi : Ｈ・16は、半導体
層であるa-Ｓi : Ｈ・14a と、それ以後に形成される金
属のソース電極とドレーン電極との接合抵抗を最小にす
るためのオーム・コンダクト[Ohm contact] 層によりソ
ース電極とドレーン電極とa-Ｓi:Ｈ・14との間の接触電
位差は一定となる。Ｎ+ a-Ｓi:Ｈ・16を形成した直後、
オーム・コンダクト層の特性を良好にするために、200
°C 〜300 °C の温度で窒素（Ｎ2 ）と、水素（Ｈ2 ）
およびアルゴンＡr の雰囲気を有するファネス(furnac
e) およびオブン(oven)でアニーリング（焼き生しannea
ling)工程をも施工する。しかし、この工程は必ずしも
必要的なものではない。オーム・コンタクト(Ohm conta
ct) 層としてＮ+ a-Ｓi:Ｈ・16の代わりにＰ+a-Ｓi:Ｈ
を使用することもある。この時、添加ガスとしてＢ2 Ｈ
6 を使用する。
【００１３】それから、図５に表すように、ソース電極
／ドレーン電極を形成するための金属として、例えばア
ルミニウムＡｌをCVD 法により1000オングストロン〜１
μmの厚さで蒸着する。ここで、ソース電極／ドレーン
電極の物質は、アルミニウムＡｌの代わりにＣr,Ｍo,Ｗ
と、これらの合金、例えばＭo Ｔa などを使用すること
もあり、これらを２つの金属で形成して使用することも
ある。また、蒸着法もPECVD ，LPCVD 等を使用すること
もある。
／ドレーン電極を形成するための金属として、例えばア
ルミニウムＡｌをCVD 法により1000オングストロン〜１
μmの厚さで蒸着する。ここで、ソース電極／ドレーン
電極の物質は、アルミニウムＡｌの代わりにＣr,Ｍo,Ｗ
と、これらの合金、例えばＭo Ｔa などを使用すること
もあり、これらを２つの金属で形成して使用することも
ある。また、蒸着法もPECVD ，LPCVD 等を使用すること
もある。
【００１４】ついで、Ａｌ層にフォト(photo) 工程，ド
ライ・エッチ(dry etch)工程を施行してＡｌ層の中の、
ゲート電極12の上層に該当する部分および両側縁(edge)
部分を除去して、ソース電極17a,ドレーン電極17b を形
成する。ドライ・エッチ工程としてRIE 工程またはプラ
ズマ・エッチイング(Plasma etching)工程が使用され
る。したがって、ソース電極17a およびドレーン電極17
b は、a-Ｓi:Ｈパターン(Pattern)14aの側面と一部上側
の表面とのみを通してa-Ｓi:Ｈパターン14a に接触す
る。
ライ・エッチ(dry etch)工程を施行してＡｌ層の中の、
ゲート電極12の上層に該当する部分および両側縁(edge)
部分を除去して、ソース電極17a,ドレーン電極17b を形
成する。ドライ・エッチ工程としてRIE 工程またはプラ
ズマ・エッチイング(Plasma etching)工程が使用され
る。したがって、ソース電極17a およびドレーン電極17
b は、a-Ｓi:Ｈパターン(Pattern)14aの側面と一部上側
の表面とのみを通してa-Ｓi:Ｈパターン14a に接触す
る。
【００１５】さらに、図６に示すように、ソース電極17
a およびドレーン電極17b を、エッチ・マスクとして、
Ｎ+ a-Ｓi:Ｈ・16をRIE またはプラズマ・エッチ(Plasm
a etch) してa-Ｓi : Ｈパターン(pattern) ・14a の表
面上にスルー・ホール(through hole)を形成し、その両
側縁の不必要な部分を除去する。そうして、図７に表す
ように、保護用として全ての表面上に渡って絶縁層19を
形成する。このスルー・ホールの機能は、下側の電極と
上側の電極を接触・接続(contact) させるためのもので
ある。即ち、下側に位置されるゲート電極，ソース電極
およびドレーン電極と、上側に位置されるパット(pad)
および他の電極を接続させるためのものである。このよ
うな内容は、本発明とは関連がないので、図示および説
明は以下に記述することを、省略する。
a およびドレーン電極17b を、エッチ・マスクとして、
Ｎ+ a-Ｓi:Ｈ・16をRIE またはプラズマ・エッチ(Plasm
a etch) してa-Ｓi : Ｈパターン(pattern) ・14a の表
面上にスルー・ホール(through hole)を形成し、その両
側縁の不必要な部分を除去する。そうして、図７に表す
ように、保護用として全ての表面上に渡って絶縁層19を
形成する。このスルー・ホールの機能は、下側の電極と
上側の電極を接触・接続(contact) させるためのもので
ある。即ち、下側に位置されるゲート電極，ソース電極
およびドレーン電極と、上側に位置されるパット(pad)
および他の電極を接続させるためのものである。このよ
うな内容は、本発明とは関連がないので、図示および説
明は以下に記述することを、省略する。
【００１６】本発明の一実施例により製造されたインバ
ーテッド・スタッガード型の薄膜トランジスタの動作を
図８を参照して略述する。ゲート電極12に電圧を印加す
ると、ゲート電極12の表面には陽の電荷が、a-Ｓi : Ｈ
・13とa-Ｓi : Ｈパターン・14a との間の界面には陰の
電荷が平等に発生する。したがって、ソース電極17およ
びドレーン電極17b 間に所定の電位差を付与すると、ソ
ース電極17とドレーン電極17b 間には、a-Ｓi:Ｈパター
ン・14a を通して信号電流が流れることができるように
なる。
ーテッド・スタッガード型の薄膜トランジスタの動作を
図８を参照して略述する。ゲート電極12に電圧を印加す
ると、ゲート電極12の表面には陽の電荷が、a-Ｓi : Ｈ
・13とa-Ｓi : Ｈパターン・14a との間の界面には陰の
電荷が平等に発生する。したがって、ソース電極17およ
びドレーン電極17b 間に所定の電位差を付与すると、ソ
ース電極17とドレーン電極17b 間には、a-Ｓi:Ｈパター
ン・14a を通して信号電流が流れることができるように
なる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
図21に示すように、チャンネル層であるソース電極およ
びドレーン電極をa-Ｓi:Ｈパターン・14a の側面および
一部上側の表面のみを通してa-Ｓi:Ｈパターン・14a と
連結接続されるので、直列抵抗がほとんど発生しない。
したがって、チャンネル・コンダクタンス（チャンネル
導電率）が大きくなり、かつチャンネル電圧降下が発生
しないので、薄膜トランジスタの動作の特性を低下させ
ないことから、薄膜トランジスタの動作特性と信頼性の
向上をさせることができるという、顕著な効果を奏する
ことができる。
図21に示すように、チャンネル層であるソース電極およ
びドレーン電極をa-Ｓi:Ｈパターン・14a の側面および
一部上側の表面のみを通してa-Ｓi:Ｈパターン・14a と
連結接続されるので、直列抵抗がほとんど発生しない。
したがって、チャンネル・コンダクタンス（チャンネル
導電率）が大きくなり、かつチャンネル電圧降下が発生
しないので、薄膜トランジスタの動作の特性を低下させ
ないことから、薄膜トランジスタの動作特性と信頼性の
向上をさせることができるという、顕著な効果を奏する
ことができる。
【図１】本発明の一実施例における第１の手順を表す断
面図。
面図。
【図２】本発明の一実施例における第２の手順を示す断
面図。
面図。
【図３】本発明の一実施例における第３の手順を表す断
面図。
面図。
【図４】本発明の一実施例における第４の手順を示す断
面図。
面図。
【図５】本発明の一実施例における第５の手順を表す断
面図。
面図。
【図６】本発明の一実施例における第６の手順を示す断
面図。
面図。
【図７】本発明の一実施例における第７の手順を表す断
面図。
面図。
【図８】本発明により製造されたインバーテッド・スタ
ガード型の薄膜トランジスタの動作を説明するための説
明図。
ガード型の薄膜トランジスタの動作を説明するための説
明図。
【図９】従来例１を示す断面図。
【図１０】従来例２を表す断面図。
【図１１】従来例３を示す断面図。
【図１２】従来例４を表す断面図。
【図１３】従来例５を示す断面図。
【図１４】従来例６［インバーテッド・スタガード型］
の第１の手順を表す断面図。
の第１の手順を表す断面図。
【図１５】従来例６の第２の手順を示す断面図。
【図１６】従来例６の第３の手順を表す断面図。
【図１７】従来例６の第４の手順を示す断面図。
【図１８】従来例６の第５の手順を表す断面図。
【図１９】従来例６の第６の手順を示す断面図。
【図２０】従来例６［インバーテッド・スタガード型］
の薄膜トランジスタの直列抵抗を示す説明図。
の薄膜トランジスタの直列抵抗を示す説明図。
【図２１】本発明の一実施例［インバーテッド・スタガ
ード型の薄膜トランジスタ］の直列抵抗を示す説明図。
ード型の薄膜トランジスタ］の直列抵抗を示す説明図。
１ 絶縁性透明基板 ２ ゲート電極 ３ 絶縁層 ４ 半導体層 ５ 半導体層 ６ 金属 ６a ソース電極 ６b ドレーン電極 ７ スルー・ホール［通し穴］領域 ８ 絶縁層 11 ガラス基板 12 ゲート電極 13 a-Ｓi Ｎ: Ｈ 14 a-Ｓi:Ｈ 15 ホトレジスト 15a ホトレジスト・パターン 15b ホトレジスト・パターン 16 Ｎ+ a-Ｓi:Ｈ 17a ソース電極 17b ドレーン電極 18 スルー・ホール［通し穴］ 19 絶縁層
Claims (17)
- 【請求項１】(a) 絶縁性の透明基板上に所定の長さを有
するゲート電極を形成する手段と、 (b) 露出された全く表面にわたって絶縁層，半導体層，
ホトレジストを順次形成する手段と、 (c) 絶縁性の透明基板上に前記ゲート電極を光マスクと
して裏面基板露出してホトレジスト・パターンを形成す
る手段と、 (d) このホトレジスト・パターンを食刻用マスクとして
前記半導体層と前記絶縁層を食刻してチャンネル層とし
ての半導体層パターンを形成した後に、ホトレジスト・
パターンを除去する手段と、 (e) 露出された全表面にわたって接触抵抗を減少させる
ための所定の導電型の抵抗接触層を形成する手段と、 (f) 金属を蒸着し、この金属上にホト工程および食刻工
程を施行することにより、前記半導体層パターン上の一
部分および両側縁部の一部分を除去して、ソース電極お
よびドレーン電極としての金属パターンを形成する手段
と、 (g) この金属パターンを食刻用マスクとして前記抵抗接
触層を食刻して前記半導体層パターン上に上部電極との
接触のための通り穴を形成する手段と、 (h) 露出された全表面上にわたって保護用絶縁膜を形成
する手段とが順次行われるようして成ることを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項２】上記(b) の手段と上記(c) の手段の間に、
前記ホトレジスト・パターンの底面幅を所望する大きさ
にするための前記ホトレジスト・パターンを裏付けして
なだらかにさせる手段が、さらに添加されることを特徴
とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】前記ホトレジスト・パターンの底面幅は、
ゲート電極の長さに近似したものであることを特徴とす
る請求項２記載の薄膜トランジスタの製造方法。 - 【請求項４】上記(e) の手段と上記(f) の手段の間に、
前記抵抗接触層をアニーリングさせるための手段がさら
に添加されることを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。 - 【請求項５】上記(d) の手段の食刻工程は、前記ホトレ
ジストと前記絶縁層と前記半導体層とのそれぞれのパタ
ーンの側面が一直線上に位置するように施行することを
特徴とする請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項６】前記絶縁性の透明基板は、石英またはガラ
スの中のいずれかであることを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項７】前記ゲート電極の物質は、アルミニウムＡ
ｌ，クロミウムＣr ，チタニウムＴi ，モリブデンＭo
，タングステンＷおよび所定導電型の多結晶珪素の中
のいずれかであることを特徴とする請求項１記載の薄膜
トランジスタの製造方法。 - 【請求項８】前記半導体層は、非晶シリコンか多結晶シ
リコンのいずれかであることを特徴とする請求項１記載
の薄膜トランジスタの製造方法。 - 【請求項９】前記所定導電型の抵抗接触層は、ｎ導電型
であることを特徴とする請求項１記載の薄膜トランジス
タの製造方法。 - 【請求項１０】所定導電型の抵抗接触層は、ｐ導電型で
あることを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項１１】前記ｎ導電型の抵抗接触層は、比較的に
高濃度のｎ型の不純物イオンが添加された非晶珪素，多
結晶珪素，Ｃd Ｓe ，Ｃd Ｓ，Ｃd ＳＳe のいずれかで
あることを特徴とする請求項９記載の薄膜トランジスタ
の製造方法。 - 【請求項１２】前記抵抗接触層は、比較的に高濃度のｐ
型の不純物イオンが添加された非晶珪素，多結晶珪素，
Ｃd Ｓe ，Ｃd Ｓ，Ｃd ＳＳe のいずれかであることを
特徴とする請求項１０記載の薄膜トランジスタの製造方
法。 - 【請求項１３】添加するためのｎ型の不純物イオンの物
質は、ＰＨ3 ＋Ｓi Ｈ4 ＋Ｈ2 Ｏガスが使用されること
を特徴とする請求項１１記載の薄膜トランジスタの製造
方法。 - 【請求項１４】添加するためのｎ型の不純物イオンの物
質は、ＰＨ3 ＋Ｓi 2 Ｈ6 ＋Ｈ2 Ｏガスが使用されるこ
とを特徴とする請求項１１記載の薄膜トランジスタの製
造方法。 - 【請求項１５】添加するためのｐ型の不純物イオンの物
質は、Ｂ2 Ｈ6 ガスが使用されることを特徴とする請求
項１０記載の薄膜トランジスタの製造方法。 - 【請求項１６】絶縁層の物質は、a-Ｓi Ｎ：Ｈ ,a-Ｓi
ＯX Ｎy ：Ｈ，Ｓi Ｏ2 ，Ａｌ2 Ｏ3＋Ｓi Ｏ2 ，Ｔa
2 Ｏ5 およびＴa 2 Ｏ5 ＋Ｓi Ｏ2 のいずれかであるこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。 - 【請求項１７】全添加中使用された全部の食刻工程は、
反応性イオン・エッチング工程であることを特徴とする
請求項１記載の薄膜トランジスタの製造方法。
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