JPH0556016B2 - - Google Patents
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- JPH0556016B2 JPH0556016B2 JP57223410A JP22341082A JPH0556016B2 JP H0556016 B2 JPH0556016 B2 JP H0556016B2 JP 57223410 A JP57223410 A JP 57223410A JP 22341082 A JP22341082 A JP 22341082A JP H0556016 B2 JPH0556016 B2 JP H0556016B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、液晶セルのスイツチング等に用いる
薄膜トランジスタ、特にソース・ドレイン電極と
してn+型アモルフアスシリコン／金属構造を採
用することにより保護膜、配向膜等の形成プロセ
スにおいて高温にさらされても特性変化を生じな
いようにした薄膜トランジスタの製造方法に関す
る。
薄膜トランジスタ、特にソース・ドレイン電極と
してn+型アモルフアスシリコン／金属構造を採
用することにより保護膜、配向膜等の形成プロセ
スにおいて高温にさらされても特性変化を生じな
いようにした薄膜トランジスタの製造方法に関す
る。
従来技術と問題点
アモルフアスシリコン（ａ−Si：Ｈ）薄膜トラ
ンジスタのソース・ドレイン電極としてはn+a−
Si／金属構造が優れている。即ちこの種トランジ
スタは第１図ａ示すようにガラス基板１にゲート
電極２、ゲート絶縁膜３、ａ−Si層４、アルミニ
ウムのソース・ドレイン電極１０ａ，１０ｂから
なるが、ゲート電極２でａ−Si層４にチヤネルを
作りソース・ドレイン電極間に電流（電子）を流
してトランジスタ動作させるにはａ−Si層４とソ
ース・ドレイン電極１０ａ，１０ｂとのオーミツ
クコンタクト特に電子に対するそれが良好でなけ
ればならない。
ンジスタのソース・ドレイン電極としてはn+a−
Si／金属構造が優れている。即ちこの種トランジ
スタは第１図ａ示すようにガラス基板１にゲート
電極２、ゲート絶縁膜３、ａ−Si層４、アルミニ
ウムのソース・ドレイン電極１０ａ，１０ｂから
なるが、ゲート電極２でａ−Si層４にチヤネルを
作りソース・ドレイン電極間に電流（電子）を流
してトランジスタ動作させるにはａ−Si層４とソ
ース・ドレイン電極１０ａ，１０ｂとのオーミツ
クコンタクト特に電子に対するそれが良好でなけ
ればならない。
現在、ia−Siと電子に対して良いオーミツク電
極として働く金属はアルミニウム（Al）が知ら
れている。ところがAlは３価であるため熱的な
拡散等でａ−Si中にはいるとアクセプターとして
働き、Al／ａ−Siコンタクトは100〜300℃程度
の熱履歴の後にホールに対しても良好なオーミツ
ク接触を示してしまう。この結果TFTはホール
アキユムレーシヨンモードでも働くようになり
OFF状態のマージンがとれなくなる。電子に対
してだけ良好なオーム接触を得るにはn+層８を
介在させて金属ソース・ドレイン電極をａ−Siチ
ヤネル層４に接触させるのがよい。
極として働く金属はアルミニウム（Al）が知ら
れている。ところがAlは３価であるため熱的な
拡散等でａ−Si中にはいるとアクセプターとして
働き、Al／ａ−Siコンタクトは100〜300℃程度
の熱履歴の後にホールに対しても良好なオーミツ
ク接触を示してしまう。この結果TFTはホール
アキユムレーシヨンモードでも働くようになり
OFF状態のマージンがとれなくなる。電子に対
してだけ良好なオーム接触を得るにはn+層８を
介在させて金属ソース・ドレイン電極をａ−Siチ
ヤネル層４に接触させるのがよい。
n+a−Si層８ａ，８ｂを介在させるとすると
かゝる薄膜トランジスタの製造工程は第１図ｂに
示すようにガラス基板１上にゲート電極２、ゲー
ト絶縁膜３、ａ−Si層４、n+a−Si層８、ソー
ス・ドレイン用アルミニウム膜１０をCVD、蒸
着などにより順次形成し、次いでチヤネル部の
Al膜１０ａ及びn+a−Si層８ｃを除去することが
必要である（除去しないとソース・ドレイン間が
短絡する）。除去するには、周知のエツチング法
またはリフトオフ法が有効である。しかしエツチ
ング法では、ソース・ドレイン電極の分離つまり
アルミニウムのエツチングは、該アルミニウム層
の下層はn+a−SiでAlとはエツチング液が異なる
から簡単、容易であるが、n+a−Si層８のエツチ
ングが厄介である。即ちn+a−Si膜とia−Si膜と
のエツチングレートの比は１〜２程度と小さいた
め、n+a−Si層だけを選択的にエツチングするこ
とが困難で、図示のようにａ−Si層４を削つてし
まう（エツチング過剰）又はn+a−Si層が残留
（エツチング不足）してしまう。
かゝる薄膜トランジスタの製造工程は第１図ｂに
示すようにガラス基板１上にゲート電極２、ゲー
ト絶縁膜３、ａ−Si層４、n+a−Si層８、ソー
ス・ドレイン用アルミニウム膜１０をCVD、蒸
着などにより順次形成し、次いでチヤネル部の
Al膜１０ａ及びn+a−Si層８ｃを除去することが
必要である（除去しないとソース・ドレイン間が
短絡する）。除去するには、周知のエツチング法
またはリフトオフ法が有効である。しかしエツチ
ング法では、ソース・ドレイン電極の分離つまり
アルミニウムのエツチングは、該アルミニウム層
の下層はn+a−SiでAlとはエツチング液が異なる
から簡単、容易であるが、n+a−Si層８のエツチ
ングが厄介である。即ちn+a−Si膜とia−Si膜と
のエツチングレートの比は１〜２程度と小さいた
め、n+a−Si層だけを選択的にエツチングするこ
とが困難で、図示のようにａ−Si層４を削つてし
まう（エツチング過剰）又はn+a−Si層が残留
（エツチング不足）してしまう。
リフトオフ法はａ−Si層４まで積んだとき、層
４の上部に厚くレジストを塗布し、パターニング
してゲート上のレジストのみ残し、かゝる状態で
n+a−Si層及びAl層１０を被着し、リフトオフし
て第１図ａの状態にするが、この方式はn+a−Si
膜８の成膜時の基板温度が250°〜300°程度と高い
ためレジストの耐熱性を考えると、プロセス的に
採用は殆んど不可能である。
４の上部に厚くレジストを塗布し、パターニング
してゲート上のレジストのみ残し、かゝる状態で
n+a−Si層及びAl層１０を被着し、リフトオフし
て第１図ａの状態にするが、この方式はn+a−Si
膜８の成膜時の基板温度が250°〜300°程度と高い
ためレジストの耐熱性を考えると、プロセス的に
採用は殆んど不可能である。
発明の目的
本発明はゲート上n+a−Si層及びAl層の除去に
エツチング法を用いるが、このエツチングを容易
かつ正確に行なうことができ、またゲート層つま
りチヤネル部の表面保護も同時に行なうことがで
きる製造法を提供しようとするものである。
エツチング法を用いるが、このエツチングを容易
かつ正確に行なうことができ、またゲート層つま
りチヤネル部の表面保護も同時に行なうことがで
きる製造法を提供しようとするものである。
発明の構成
本発明では、ゲートSiO2膜、ａ−Si膜ととも
に連続成膜したSiO2膜をチヤネル部に残すこと
により外部雰囲気あるいは薄膜トランジスタ上部
にさらに形成する膜等の影響を受けない安定な特
性が得られ、さらにこのSiO2膜をn+a−Si膜エツ
チング時のストツパーとして用いることにより、
n+層だけを確実に取り去ることのできるエツチ
ングプロセスを提供できソース・ドレイン電極と
してn+a−Si／金属構造を有する薄膜トランジス
タの製造を容易にすることができる。即ち本発明
は半導体層にアモルフアスシリコン薄膜を用いた
薄膜トランジスタの製造方法において、ゲート電
極２を形成した基板１上にゲート絶縁膜３、アモ
ルフアスシリコン膜４、保護用絶縁膜５を逐次連
続製膜した後、ゲート電極２に対応した部分の保
護用絶縁膜５上にレジスト７を形成し、該レジス
ト７をマスクとしエツチングしてチヤネル部にの
み該保護用絶縁膜５を残し、次いでn+型アモル
フアスシリコン膜８をチヤネル部に形成された前
記保護用絶縁膜５を被つてアモルフアスシリコン
膜４上に被着した後、ゲート電極２に対応した部
分で且つチヤネル部に形成された前記保護用絶縁
膜５に重なる部分のn+型アモルフアスシリコン
膜８上にレジスト９を形成し、その後該レジスト
９及びn+型アモルフアスシリコン膜８上に金属
膜を製膜し、次いでリフトオフを行つて該金属膜
をパターンニングして金属ソース・ドレイン電極
を形成し、該金属ソース・ドレイン電極をマスク
にチヤネル部の前記n+型アモルフアスシリコン
膜８をエツチングしてアモルフアスシリコン膜４
上にn+a−Siと金属ソース・ドレイン電極が重な
り、且つチヤネル部からチヤネル部外へ導出する
構造のソース・ドレイン電極１０ａ，１０ｂを形
成したことを特徴とするが、次に実施例を参照し
ながらこれを詳細に説明する。
に連続成膜したSiO2膜をチヤネル部に残すこと
により外部雰囲気あるいは薄膜トランジスタ上部
にさらに形成する膜等の影響を受けない安定な特
性が得られ、さらにこのSiO2膜をn+a−Si膜エツ
チング時のストツパーとして用いることにより、
n+層だけを確実に取り去ることのできるエツチ
ングプロセスを提供できソース・ドレイン電極と
してn+a−Si／金属構造を有する薄膜トランジス
タの製造を容易にすることができる。即ち本発明
は半導体層にアモルフアスシリコン薄膜を用いた
薄膜トランジスタの製造方法において、ゲート電
極２を形成した基板１上にゲート絶縁膜３、アモ
ルフアスシリコン膜４、保護用絶縁膜５を逐次連
続製膜した後、ゲート電極２に対応した部分の保
護用絶縁膜５上にレジスト７を形成し、該レジス
ト７をマスクとしエツチングしてチヤネル部にの
み該保護用絶縁膜５を残し、次いでn+型アモル
フアスシリコン膜８をチヤネル部に形成された前
記保護用絶縁膜５を被つてアモルフアスシリコン
膜４上に被着した後、ゲート電極２に対応した部
分で且つチヤネル部に形成された前記保護用絶縁
膜５に重なる部分のn+型アモルフアスシリコン
膜８上にレジスト９を形成し、その後該レジスト
９及びn+型アモルフアスシリコン膜８上に金属
膜を製膜し、次いでリフトオフを行つて該金属膜
をパターンニングして金属ソース・ドレイン電極
を形成し、該金属ソース・ドレイン電極をマスク
にチヤネル部の前記n+型アモルフアスシリコン
膜８をエツチングしてアモルフアスシリコン膜４
上にn+a−Siと金属ソース・ドレイン電極が重な
り、且つチヤネル部からチヤネル部外へ導出する
構造のソース・ドレイン電極１０ａ，１０ｂを形
成したことを特徴とするが、次に実施例を参照し
ながらこれを詳細に説明する。
発明の実施例
第２図は本発明の実施例を示す薄膜トランジス
タTFTの製造工程図である。この工程図に従つ
て本発明を説明するに先ずａに示すようにガラス
基板１にニクロム（NiCr）を蒸着し、パターニ
ングしてゲート電極２を作る。このゲート電極２
を形成したガラス基板１上に、グロー放電分解法
を用いてゲートSiO2膜３を3000Å、ａ−Si膜４
を5000Å、保護SiO2膜５を3000Å、レジスト
（AZ）との密着性をよくするためのａ−Si層６を
200Å、真空を破らず連続で製膜する。次にレジ
スト（AZ1350J）を塗布し、パターニングして同
図ｂに示す所要形状のレジスト膜７を作る。次に
レジスト膜７をマスクとしてａ−Si層６を、CF4
ガスを用いたプラズマエツチングにて、また
SiO2層５をエツチング液F108を用いたケミカル
エツチングにて取り去る。その後レジスト膜７を
溶剤アセトンにて除去し同図ｃの状態にする。
タTFTの製造工程図である。この工程図に従つ
て本発明を説明するに先ずａに示すようにガラス
基板１にニクロム（NiCr）を蒸着し、パターニ
ングしてゲート電極２を作る。このゲート電極２
を形成したガラス基板１上に、グロー放電分解法
を用いてゲートSiO2膜３を3000Å、ａ−Si膜４
を5000Å、保護SiO2膜５を3000Å、レジスト
（AZ）との密着性をよくするためのａ−Si層６を
200Å、真空を破らず連続で製膜する。次にレジ
スト（AZ1350J）を塗布し、パターニングして同
図ｂに示す所要形状のレジスト膜７を作る。次に
レジスト膜７をマスクとしてａ−Si層６を、CF4
ガスを用いたプラズマエツチングにて、また
SiO2層５をエツチング液F108を用いたケミカル
エツチングにて取り去る。その後レジスト膜７を
溶剤アセトンにて除去し同図ｃの状態にする。
次に同図ｄに示すようにn+a−Si８を400Å程
度、グロー放電分解法にて製膜する。次に再びレ
ジスト（AZ1350J）を塗布し、パターニングして
同図ｅに示すように位置合せした所要形状のレジ
スト膜９を作り、この状態で金属本例ではアルミ
ニウム、ニクロム等（Al／na−Si／ia−Si構造
では熱履歴後ホールアキユムレーシヨンモードの
みられることがあるため）１０を蒸着する。その
後リフトオフを行なつて金属材料１０のソース・
ドレイン電極パターンを形成し、これをマスクに
n+a−Si８の不要部をCF4プラズマによりエツチ
ングする。n+a−Si層８の下部にはSiO2層５があ
り、これはCF4プラズマによるエツチングレート
がａ−Siほど高くないので、n+a−Si層のエツチ
ングは容易に行なえる。こうして同図ｆの求める
状態を得る。
度、グロー放電分解法にて製膜する。次に再びレ
ジスト（AZ1350J）を塗布し、パターニングして
同図ｅに示すように位置合せした所要形状のレジ
スト膜９を作り、この状態で金属本例ではアルミ
ニウム、ニクロム等（Al／na−Si／ia−Si構造
では熱履歴後ホールアキユムレーシヨンモードの
みられることがあるため）１０を蒸着する。その
後リフトオフを行なつて金属材料１０のソース・
ドレイン電極パターンを形成し、これをマスクに
n+a−Si８の不要部をCF4プラズマによりエツチ
ングする。n+a−Si層８の下部にはSiO2層５があ
り、これはCF4プラズマによるエツチングレート
がａ−Siほど高くないので、n+a−Si層のエツチ
ングは容易に行なえる。こうして同図ｆの求める
状態を得る。
レジストAZ1350JはSiO2との密着が悪く、こ
れを改善するため集積回路、製造工程などではカ
ツプリング剤を用いているが、本発明のようにａ
−Si層６を用いると簡単につまりａ−Si層４の製
造工程をもう一度行なう、保護膜５の製造工程か
ら見れば単にガスを入れ換えるだけで密着製改善
ができる。
れを改善するため集積回路、製造工程などではカ
ツプリング剤を用いているが、本発明のようにａ
−Si層６を用いると簡単につまりａ−Si層４の製
造工程をもう一度行なう、保護膜５の製造工程か
ら見れば単にガスを入れ換えるだけで密着製改善
ができる。
保護用SiO2層５がないとａ−Si層４のチヤネ
ル部は露出することになる。かゝるTFTは液晶
デイスプレイなどに用いられ、この場合配向膜が
上面つまりソース・ドレイン電極１０ａ，１０ｂ
側に被着されるが、この結果チヤネルが常時オン
になつてTFTはスイツチング機能を失なうなど
の問題がある。保護膜５があるときかゝる問題の
発生を回避できる。
ル部は露出することになる。かゝるTFTは液晶
デイスプレイなどに用いられ、この場合配向膜が
上面つまりソース・ドレイン電極１０ａ，１０ｂ
側に被着されるが、この結果チヤネルが常時オン
になつてTFTはスイツチング機能を失なうなど
の問題がある。保護膜５があるときかゝる問題の
発生を回避できる。
発明の効果
以上説明したことから明らかなように本発明に
よれば、半導体活性層４の上下両界面は連続成膜
工程によるSiO2膜に接しているので、界面の清
浄性の欠除からくる特性の不安定性がない。また
上部のSiO2膜５はエツチングプロセスによりn+a
−Si８／金属１０構造のソース・ドレイン電極を
形成する際のn+a−Siエツチングのストツパーと
して働くため、エツチングプロセスが確実である
等の利点が得られる。この本発明によるTFTは
半導体活性層の上下両界面を清浄に保ちかつ確実
なエツチングプロセスによりn+a−Si／金属構造
のソース・ドレイン電極を構成することができる
ので、トランジスタ作製直後はもちろん、作製後
にさらに保護膜や液晶の配向膜を形成する等の高
温（〜300℃）プロセスを経ても特性は安定であ
る。
よれば、半導体活性層４の上下両界面は連続成膜
工程によるSiO2膜に接しているので、界面の清
浄性の欠除からくる特性の不安定性がない。また
上部のSiO2膜５はエツチングプロセスによりn+a
−Si８／金属１０構造のソース・ドレイン電極を
形成する際のn+a−Siエツチングのストツパーと
して働くため、エツチングプロセスが確実である
等の利点が得られる。この本発明によるTFTは
半導体活性層の上下両界面を清浄に保ちかつ確実
なエツチングプロセスによりn+a−Si／金属構造
のソース・ドレイン電極を構成することができる
ので、トランジスタ作製直後はもちろん、作製後
にさらに保護膜や液晶の配向膜を形成する等の高
温（〜300℃）プロセスを経ても特性は安定であ
る。
第１図は薄膜トランジスタの説明図、第２図は
本発明の実施例を示す工程図である。 図面で１：ガラス基板、２：NiCrゲート電極、
３：ゲート絶縁膜（GD SiO2膜）、４：半導体活
性層（ノンドープ ａ−Si：Ｈ膜）、５：チヤネ
ル部保護用絶縁膜（GD SiO2膜）、６：GD ａ−
Si：Ｈ膜、７：レジスト、８：n+a−Si：Ｈ膜、
９：レジスト、１０：金属電極。
本発明の実施例を示す工程図である。 図面で１：ガラス基板、２：NiCrゲート電極、
３：ゲート絶縁膜（GD SiO2膜）、４：半導体活
性層（ノンドープ ａ−Si：Ｈ膜）、５：チヤネ
ル部保護用絶縁膜（GD SiO2膜）、６：GD ａ−
Si：Ｈ膜、７：レジスト、８：n+a−Si：Ｈ膜、
９：レジスト、１０：金属電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体層にアモルフアスシリコン薄膜を用い
た薄膜トランジスタの製造方法において、 ゲート電極２を形成した基板１上にゲート絶縁
膜３、アモルフアスシリコン膜４、保護用絶縁膜
５を逐次連続製膜にした後、ゲート電極２に対応
した部分の保護用絶縁膜５上にレジスト７を形成
し、該レジスト７をマスクとしエツチングしてチ
ヤネル部にのみ該保護用絶縁膜５を残し、次いで
n+型アモルフアスシリコン膜８をチヤネル部に
形成された前記保護用絶縁膜５を被つてアモルフ
アスシリコン膜４上に被着した後、ゲート電極２
に対応した部分で且つチヤネル部に形成された前
記保護用絶縁膜５に重なる部分のn+型アモルフ
アスシリコン膜８上にレジスト９を形成し、その
後該レジスト９及びn+型アモルフアスシリコン
膜８上に金属膜を製膜し、次いでリフトオフを行
つて該金属膜をパターンニングして金属ソース・
ドレイン電極を形成し、該金属ソース・ドレイン
電極をマスクにチヤネル部の前記n+型アモルフ
アスシリコン膜８をエツチングしてアモルフアス
シリコン膜４上にn+a−Siと金属ソース・ドレイ
ン電極が重なり、且つチヤネル部からチヤネル部
外へ導出する構造のソース・ドレイン電極１０
ａ，１０ｂを形成したことを特徴とする薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22341082A JPS59113666A (ja) | 1982-12-20 | 1982-12-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22341082A JPS59113666A (ja) | 1982-12-20 | 1982-12-20 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59113666A JPS59113666A (ja) | 1984-06-30 |
| JPH0556016B2 true JPH0556016B2 (ja) | 1993-08-18 |
Family
ID=16797703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22341082A Granted JPS59113666A (ja) | 1982-12-20 | 1982-12-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59113666A (ja) |
Families Citing this family (6)
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| DE3680806D1 (de) * | 1985-03-29 | 1991-09-19 | Matsushita Electric Ind Co Ltd | Duennschicht-transistorenanordnung und methode zu deren herstellung. |
| JPS62291067A (ja) * | 1986-06-10 | 1987-12-17 | Nec Corp | 薄膜トランジスタの製造方法 |
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| US5493129A (en) * | 1988-06-29 | 1996-02-20 | Hitachi, Ltd. | Thin film transistor structure having increased on-current |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
-
1982
- 1982-12-20 JP JP22341082A patent/JPS59113666A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59113666A (ja) | 1984-06-30 |
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