JPS58112365A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000010408 film Substances 0.000 claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000011521 glass Substances 0.000 claims abstract description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 238000002161 passivation Methods 0.000 abstract description 4
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000001659 ion-beam spectroscopy Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229920006268 silicone film Polymers 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は薄膜トランジスタ、より詳しくはガラス基板上
に蒸着法、プラズマＣＶＤ （ｃｈｅ■１ｃａｌｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、およびエツチング
技術などを用いて形成される薄膜トランジスタの製造方
法に関する。
に蒸着法、プラズマＣＶＤ （ｃｈｅ■１ｃａｌｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、およびエツチング
技術などを用いて形成される薄膜トランジスタの製造方
法に関する。
（２）技術の背景
ガラス基板上に形成されるＩＩＮランジスタは、液晶お
よび他の素子とともに電子回路を構成して大形液晶表示
パネルに利男されるが、かかる大形液晶表示パネルにお
いて、その表示機能を向上させるために走査線密度を大
にすることが！望されている。そのためには、高密度に
配設された走査線間のアイツレ−シーンを確立しなけれ
ばならない。ガラス基板上に形成される薄膜トランジス
タは、上記走査線間のアイソレージ１ン素子として最近
注目されている。
よび他の素子とともに電子回路を構成して大形液晶表示
パネルに利男されるが、かかる大形液晶表示パネルにお
いて、その表示機能を向上させるために走査線密度を大
にすることが！望されている。そのためには、高密度に
配設された走査線間のアイツレ−シーンを確立しなけれ
ばならない。ガラス基板上に形成される薄膜トランジス
タは、上記走査線間のアイソレージ１ン素子として最近
注目されている。
現在のｌＩＮトランジスタを上記アイソレージ曽ン素子
として十分にその能力を発揮させるためには、信頼性向
上が現在以上に強く要望されるものである。
として十分にその能力を発揮させるためには、信頼性向
上が現在以上に強く要望されるものである。
（３）従来技術と問題点
第１図は従来技術による薄膜トランジスタの製造方法を
示す半導体要部の断面図で、同図を参照すると、ガラス
基板１上にゲート電極２を形成しく同図（ａｌ）、次い
でゲート絶縁膜（ＳｉＯｘ膜）３および水素化されたア
モルファスシリコン（ａ−５ｉＨ）１１４を順次形成す
る（同図中））。なお上記２つの膜は、５ｉＯｚ膜３の
形成にはシラン（ＳｉＨ，）と酸素（０２）またはシラ
ンと酸化二窒素（Ｎ２０）の混合気体を用い、ａ−５ｉ
Ｈ膜４は ５ｉＨ１＋ガスのみを用いプラズマ化学気相
成長（ＣＶＤ）法により形成する。
示す半導体要部の断面図で、同図を参照すると、ガラス
基板１上にゲート電極２を形成しく同図（ａｌ）、次い
でゲート絶縁膜（ＳｉＯｘ膜）３および水素化されたア
モルファスシリコン（ａ−５ｉＨ）１１４を順次形成す
る（同図中））。なお上記２つの膜は、５ｉＯｚ膜３の
形成にはシラン（ＳｉＨ，）と酸素（０２）またはシラ
ンと酸化二窒素（Ｎ２０）の混合気体を用い、ａ−５ｉ
Ｈ膜４は ５ｉＨ１＋ガスのみを用いプラズマ化学気相
成長（ＣＶＤ）法により形成する。
次いで、シランとフォスフイン（ＰＨ３）との混合気体
を用いた、グロー放電法またはイオンビームスパッタリ
ング法等により、ａ−５ｉＨ膜４上にｎ＋ａ−３ｉＨ膜
を２００ないし数百人の厚さに形成し、しかる後当該ａ
−３ｉＨ膜４上にソースおよびドレイン電極６．７（例
えばアルミニウム）を蒸着する。次いでガスプラズマエ
ツチングにより、チャネル部（同図（Ｃ）にＡで示す）
のｎ”ａ−３ｉＨを除去して薄膜トランジスタを形成す
る（同図（Ｃ））。
を用いた、グロー放電法またはイオンビームスパッタリ
ング法等により、ａ−５ｉＨ膜４上にｎ＋ａ−３ｉＨ膜
を２００ないし数百人の厚さに形成し、しかる後当該ａ
−３ｉＨ膜４上にソースおよびドレイン電極６．７（例
えばアルミニウム）を蒸着する。次いでガスプラズマエ
ツチングにより、チャネル部（同図（Ｃ）にＡで示す）
のｎ”ａ−３ｉＨを除去して薄膜トランジスタを形成す
る（同図（Ｃ））。
ところで上述した従来技術には、チャネル部ｎ”ａ−３
ｉｎ ｌｌｌのエツチング時における終点（エンドポイ
ント）が不明確である欠点がある。
ｉｎ ｌｌｌのエツチング時における終点（エンドポイ
ント）が不明確である欠点がある。
すなわち、ａ−３ｉｎ ＩＩのエツチング速度が速いた
めに、同図（Ｃ１に破線で示す如く、チャネル領域のａ
−３ｉＨ膜４がエツチングにより除去されてしまうこと
が経験された。さらに極端な場合には、エツチングが基
板にまで達してしまうことも経験された。
めに、同図（Ｃ１に破線で示す如く、チャネル領域のａ
−３ｉＨ膜４がエツチングにより除去されてしまうこと
が経験された。さらに極端な場合には、エツチングが基
板にまで達してしまうことも経験された。
以上説明した如く、従来技術においては、チャネル部の
ｎ ”ａ −Ｓ ｉ Ｈ除去におけるエツチング深さの
制御が困難であるため、半導体装置の信頼性向上に支障
をきたすものである。
ｎ ”ａ −Ｓ ｉ Ｈ除去におけるエツチング深さの
制御が困難であるため、半導体装置の信頼性向上に支障
をきたすものである。
（４）発明の目的
本発明は上記従来技術の欠点に鑑み、ｎ”アモルファス
シリコンのエツチングにおけるエンドポイントが明確に
できる信頼性の高い薄膜トランジスタの製造方法を提供
することを目的とする。
シリコンのエツチングにおけるエンドポイントが明確に
できる信頼性の高い薄膜トランジスタの製造方法を提供
することを目的とする。
（５）発明の構成
上記目的を達成するため、本願の発明者は、アモルファ
スシリコン膜上にパッジベージロン膜（ＳｉＯ□）を形
成した後、当該ＳｉＯ□膜のチャネル領域以外の部分を
エツチングにより除去し、次いでｎ”ａ−５ｉｎ膜をチ
ャネル部およびソース、ドレイン部に形成し、次いでソ
ース、ドレイン電極を形成した後、当該ソース、ドレイ
ン電極をマスクとしてチャネル部のｎ”ａ−５ｉＨＩＩ
をエツチングにより除去することにより、前記チャネル
部のｎ”ａ−５ｉＨＩ！エツチングのエンドポイントが
明確に決る薄膜トランジスタの製造方法を提供する。
スシリコン膜上にパッジベージロン膜（ＳｉＯ□）を形
成した後、当該ＳｉＯ□膜のチャネル領域以外の部分を
エツチングにより除去し、次いでｎ”ａ−５ｉｎ膜をチ
ャネル部およびソース、ドレイン部に形成し、次いでソ
ース、ドレイン電極を形成した後、当該ソース、ドレイ
ン電極をマスクとしてチャネル部のｎ”ａ−５ｉＨＩＩ
をエツチングにより除去することにより、前記チャネル
部のｎ”ａ−５ｉＨＩ！エツチングのエンドポイントが
明確に決る薄膜トランジスタの製造方法を提供する。
（６）発明の実施例
第２図は、本発明による薄膜トランジスタ製造方法の実
施例における工程を説明するための半導体要部の断面図
で、同図において第１図と同じ部分には同じ符号を付し
て示す。
施例における工程を説明するための半導体要部の断面図
で、同図において第１図と同じ部分には同じ符号を付し
て示す。
同図を参照して本発明の詳細な説明すると、ガラス基板
１上にゲート電極２を形成し、しかる後、ゲート絶縁膜
（Ｓ１０２膜）３を １０００〜ａｏｏｏ人の膜厚に、
次いでアモルファスシリコンｌｌｉ約５００ＯＡの膜厚
に、さらにパッジベージロン膜（Ｓｉ０２膜）１１を２
０００〜３０００人の膜厚に順次連続形成する（同図（
ａ））。かかる３つの膜は従来技術によって容易に形成
しうる。また、パッジベージロン膜１１はパターニング
時のチャネル部汚染を防止する効果を有する。
１上にゲート電極２を形成し、しかる後、ゲート絶縁膜
（Ｓ１０２膜）３を １０００〜ａｏｏｏ人の膜厚に、
次いでアモルファスシリコンｌｌｉ約５００ＯＡの膜厚
に、さらにパッジベージロン膜（Ｓｉ０２膜）１１を２
０００〜３０００人の膜厚に順次連続形成する（同図（
ａ））。かかる３つの膜は従来技術によって容易に形成
しうる。また、パッジベージロン膜１１はパターニング
時のチャネル部汚染を防止する効果を有する。
次いでフォトリングラフイー法を用いて、ソース、ドレ
イン電極部（同図−）にＢで示す領域）のパッジベージ
ロン膜１１を、Ｆ１０８エツチング液を用い選択エツチ
ングにより除去する。しかる後、イオンビームスパッタ
リング法またはグロー放電法等により、ｎ”ａ−５ｉｎ
１１１５を２００ないし数百人の厚さに形成する（同
図（ｂｌ）、なお上記ｎ”ａ−３ｉＨｌｌ［形成のソー
スガスとしては、従来技術と同様シラン（ＳｉＨ，）と
フォスフイン（Ｐｔｈ）との混合ガスを用いる。
イン電極部（同図−）にＢで示す領域）のパッジベージ
ロン膜１１を、Ｆ１０８エツチング液を用い選択エツチ
ングにより除去する。しかる後、イオンビームスパッタ
リング法またはグロー放電法等により、ｎ”ａ−５ｉｎ
１１１５を２００ないし数百人の厚さに形成する（同
図（ｂｌ）、なお上記ｎ”ａ−３ｉＨｌｌ［形成のソー
スガスとしては、従来技術と同様シラン（ＳｉＨ，）と
フォスフイン（Ｐｔｈ）との混合ガスを用いる。
次いで、リフトオフ法によりソース電極１７およびドレ
イン電極１６（いずれもアルミニウム）を当該装Ｗ側部
を覆う如くに形成し、しかる後上記ソースおよびドレイ
ン電極１７．１６をマスクとしてチャネル部（同図（ｂ
）にＡで示す領域）のｎ”ａ−３ｉＨ膜１５をガスプラ
ズマエツチング法を用いてエツチング除去し１１１１Ｉ
トランジスタを形成する（同図（Ｃ１）。
イン電極１６（いずれもアルミニウム）を当該装Ｗ側部
を覆う如くに形成し、しかる後上記ソースおよびドレイ
ン電極１７．１６をマスクとしてチャネル部（同図（ｂ
）にＡで示す領域）のｎ”ａ−３ｉＨ膜１５をガスプラ
ズマエツチング法を用いてエツチング除去し１１１１Ｉ
トランジスタを形成する（同図（Ｃ１）。
上記チャネル部のｎ”ａ−５ｉＨ１Ｍ１１５のエツチン
グにおいて、当該ｎ”ａ−３ｉＨ膜がパソシベーシ１ン
膜１１上にあり、しかもソース、ドレイン電極表面より
突き出た状態に形成されているため、従来技術のような
エツチングのエンドポイント不明確という問題を生ずる
ことはない。
グにおいて、当該ｎ”ａ−３ｉＨ膜がパソシベーシ１ン
膜１１上にあり、しかもソース、ドレイン電極表面より
突き出た状態に形成されているため、従来技術のような
エツチングのエンドポイント不明確という問題を生ずる
ことはない。
また、チャーネル部Ａにはバッジベージ替ン膜】１が形
成されているため、パターニング時におけるチャネル部
の汚染防止に有効であり、さらには低抵抗のｎ ａ−５
ｉＨ１１１５を設けることにより、チャネル部のパッジ
ベージ替ン膜１１とａｓｘｌｌｍ［４とソース、ドレイ
ン電極ＩＳ、１７とのオーミックコンタクトがとりうる
。
成されているため、パターニング時におけるチャネル部
の汚染防止に有効であり、さらには低抵抗のｎ ａ−５
ｉＨ１１１５を設けることにより、チャネル部のパッジ
ベージ替ン膜１１とａｓｘｌｌｍ［４とソース、ドレイ
ン電極ＩＳ、１７とのオーミックコンタクトがとりうる
。
（７）発明の詳細
な説明した如く、本発明の方法によれば、チャネル部の
れ＋アモルファスシリコンのエツチングにおけるエンド
ポイントが明俸となり、またチャネル部に形成されるパ
ッシベーシーン膜によるパターニング時におけるチャネ
ル部汚染が防止され、さらにソース、ドレイン電極のオ
ーミックコンタクトのとれた信頼性の高い薄膜トランジ
スタを提供することが可能となり、半導体装置製造に効
果大なるものである。
れ＋アモルファスシリコンのエツチングにおけるエンド
ポイントが明俸となり、またチャネル部に形成されるパ
ッシベーシーン膜によるパターニング時におけるチャネ
ル部汚染が防止され、さらにソース、ドレイン電極のオ
ーミックコンタクトのとれた信頼性の高い薄膜トランジ
スタを提供することが可能となり、半導体装置製造に効
果大なるものである。
第１図は従来技術によるｌ１ｌｌＩトランジスタの形成
方法を説明するための半導体装置要部の断面図、１２図
は本発明の詳細な説明するための半導体要部の断面図で
ある。 １−ガラス基板、 ２−・ゲート電極、３−・ゲート絶
縁ＩＩＩ （Ｓｉ１２１１） 、４・−・アモルファス
シリコン（ａ−５ｉＨ） Ｍ、５．１５・−ｎアモルフ
ァスシリコン（ｎ ａ−３ｉＨ）膜、６．１６・・−ド
レイン電極、？ 、１７− ソース電極、１１−バッジ
ベージ替ン膜（Ｓｉ１２１１り 第１図 （ｂ） 第２図
方法を説明するための半導体装置要部の断面図、１２図
は本発明の詳細な説明するための半導体要部の断面図で
ある。 １−ガラス基板、 ２−・ゲート電極、３−・ゲート絶
縁ＩＩＩ （Ｓｉ１２１１） 、４・−・アモルファス
シリコン（ａ−５ｉＨ） Ｍ、５．１５・−ｎアモルフ
ァスシリコン（ｎ ａ−３ｉＨ）膜、６．１６・・−ド
レイン電極、？ 、１７− ソース電極、１１−バッジ
ベージ替ン膜（Ｓｉ１２１１り 第１図 （ｂ） 第２図
Claims (1)
- ガラス基板上に薄膜トランジスタを形成する方法におい
て、ゲート絶縁膜上の水素化されたアモルファスシリコ
ン膜上にバッジベージ１ン膜ヲ形成した後、当該パツシ
ベーシーン膜のソース、ドレイン電極部を選択エツチン
グにより除去してチャネル部を形成する工程、次いで前
記チャネル部のバソシベーシーン膜上およびソース、ド
レイン電極部のアモルファスシリコン股上にｎ” 水
ＩＡ化アモルファスシリコン膜を形成する工程、次む１
でソース電極およびドレイン電極を上記電極部に形成さ
れたれ＋ アモルファスシリコン膜上に当該トランジス
タの側部を覆う如くに形成した後、当該ソース、ドレイ
ン電極をマスクとしてチャネル部の計 アモルファスシ
リコン膜をエツチングにより除去する工程を含むことを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21053281A JPS58112365A (ja) | 1981-12-26 | 1981-12-26 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21053281A JPS58112365A (ja) | 1981-12-26 | 1981-12-26 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58112365A true JPS58112365A (ja) | 1983-07-04 |
Family
ID=16590915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21053281A Pending JPS58112365A (ja) | 1981-12-26 | 1981-12-26 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112365A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| JPS5919378A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 絶縁ゲート型トランジスタの製造方法 |
| JPS6014473A (ja) * | 1983-07-05 | 1985-01-25 | Asahi Glass Co Ltd | 薄膜トランジスタの電極構造 |
| JPS60111472A (ja) * | 1983-11-22 | 1985-06-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6151972A (ja) * | 1984-08-22 | 1986-03-14 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイおよびその製造方法 |
| JPS61164267A (ja) * | 1985-01-17 | 1986-07-24 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPS61276374A (ja) * | 1985-05-31 | 1986-12-06 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ装置とその製造方法 |
| CN109991787A (zh) * | 2019-03-15 | 2019-07-09 | 惠科股份有限公司 | 一种阵列基板及其制作方法 |
-
1981
- 1981-12-26 JP JP21053281A patent/JPS58112365A/ja active Pending
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