JPH0351095B2 - - Google Patents
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- JPH0351095B2 JPH0351095B2 JP16171682A JP16171682A JPH0351095B2 JP H0351095 B2 JPH0351095 B2 JP H0351095B2 JP 16171682 A JP16171682 A JP 16171682A JP 16171682 A JP16171682 A JP 16171682A JP H0351095 B2 JPH0351095 B2 JP H0351095B2
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- insulator layer
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- etching
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プラズマ化学気相成長法により作製
した非晶質シリコン膜を半導体層として用いる薄
膜トランジスタの製造方法に関するものである。
した非晶質シリコン膜を半導体層として用いる薄
膜トランジスタの製造方法に関するものである。
従来例の構成とその問題点
従来、薄膜トランジスタ（以下TFTと云う）
は、非晶質シリコン膜（以下ａ−Si膜と云う）を
半導体層として用いる場合、第１図に示す如く絶
縁基板１上に、ゲート電極２、絶縁体層３、ａ−
Si半導体層４をこの順序に形成し、最後にソー
ス、ドレイン電極５を設けた構成を有している。
ａ−Si層４としては、ソース、ドレイン電極５と
オーミツクコンタクトを取るために、不純物をａ
−Si層４中に拡散する場合もある。
は、非晶質シリコン膜（以下ａ−Si膜と云う）を
半導体層として用いる場合、第１図に示す如く絶
縁基板１上に、ゲート電極２、絶縁体層３、ａ−
Si半導体層４をこの順序に形成し、最後にソー
ス、ドレイン電極５を設けた構成を有している。
ａ−Si層４としては、ソース、ドレイン電極５と
オーミツクコンタクトを取るために、不純物をａ
−Si層４中に拡散する場合もある。
上記構成の大きな欠点は、ａ−Si層４の表面
が、TFTを形成する間外気にさらされるという
点である。一般に、プラズマ化学気相成長法（以
下プラズマCVD法と云う）で製膜されたａ−Si
層は、単結晶Siに比較して多孔性であるため表面
積が大きくなり、雰囲気の影響を受けやすい。し
たがつて、電極とのコンタクトのオーミツク性、
またａ−Siそのものの物性の経時変化等により、
TFT素子への悪影響がみられる。このため、雰
囲気の影響を出来る限り小さくしたTFT特性を
得るには、なんらかの形でTFT形成中、ａ−Si
表面を保護する必要がある。
が、TFTを形成する間外気にさらされるという
点である。一般に、プラズマ化学気相成長法（以
下プラズマCVD法と云う）で製膜されたａ−Si
層は、単結晶Siに比較して多孔性であるため表面
積が大きくなり、雰囲気の影響を受けやすい。し
たがつて、電極とのコンタクトのオーミツク性、
またａ−Siそのものの物性の経時変化等により、
TFT素子への悪影響がみられる。このため、雰
囲気の影響を出来る限り小さくしたTFT特性を
得るには、なんらかの形でTFT形成中、ａ−Si
表面を保護する必要がある。
発明の目的
本発明はこのような点に鑑みて成されたもの
で、ａ−Si層表面への悪影響を除去したTFTの
製造方法を提供するものである。
で、ａ−Si層表面への悪影響を除去したTFTの
製造方法を提供するものである。
発明の構成
本発明のTFTの製造方法は、少なくともゲー
ト電極が形成されたガラス絶縁基板上に、プラズ
マCVD法で第１の絶縁体層、ａ−Si層、第２の
絶縁体層を連続して形成する第１の工程と、第２
の絶縁体層をフオトリソグラフイにより所望の形
状にパターニングする第２の工程と、パターニン
グした第２の絶縁体層をマスクにしてａ−Si層を
それと同一形状にエツチングする第３の工程と、
第２の絶縁体層に２個の開孔部を設け、この開孔
部を介してａ−Si層にソース、ドレイン電極を形
成する第４の工程の各工程を含むものである。
ト電極が形成されたガラス絶縁基板上に、プラズ
マCVD法で第１の絶縁体層、ａ−Si層、第２の
絶縁体層を連続して形成する第１の工程と、第２
の絶縁体層をフオトリソグラフイにより所望の形
状にパターニングする第２の工程と、パターニン
グした第２の絶縁体層をマスクにしてａ−Si層を
それと同一形状にエツチングする第３の工程と、
第２の絶縁体層に２個の開孔部を設け、この開孔
部を介してａ−Si層にソース、ドレイン電極を形
成する第４の工程の各工程を含むものである。
第２図は本発明の方法によつて製造された
TFTの断面構造を示すものであるが、本発明の
第１の特徴は、少なくともゲート電極２を設けた
ガラス基板１上に、プラズマCVD法により絶縁
体層３、ａ−Si層４、さらに絶縁体層６を真空を
破らず連続して形成することにある。さらに、本
発明の第２の特徴は、TFTを形成する上で、ａ
−Si層４を所定の形状にパターニングする際、ａ
−Si層４上の絶縁体層６をあらかじめパターニン
グし、それをマスクにして、ａ−Si層４を絶縁体
層６と同一形状にエツチングすることにある。
TFTの断面構造を示すものであるが、本発明の
第１の特徴は、少なくともゲート電極２を設けた
ガラス基板１上に、プラズマCVD法により絶縁
体層３、ａ−Si層４、さらに絶縁体層６を真空を
破らず連続して形成することにある。さらに、本
発明の第２の特徴は、TFTを形成する上で、ａ
−Si層４を所定の形状にパターニングする際、ａ
−Si層４上の絶縁体層６をあらかじめパターニン
グし、それをマスクにして、ａ−Si層４を絶縁体
層６と同一形状にエツチングすることにある。
実施例の説明
以下、本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第３図Ａに示す如く少くともゲート電極２を設
けたガラス基板１上に、絶縁体層３、ａ−Si層
４、絶縁体層６の３層を真空を破らず連続してプ
ラズマCVD法で製膜し、第３図Ｂに示す如く最
終製膜した絶縁体層６の通常のフオトリソグラフ
イを用いてパターニングする。絶縁体層３，６と
しては、二酸化シリコンあるいはチツ化シリコン
を用いる。ａ−Si層４上の絶縁体層６のフオトリ
ソグラフイにおいて、絶縁体層６が二酸化シリコ
ンの場合は、フオトレジストでマスクし、フツ酸
とフツ化アンモニウムの混液（以下BHFと略す）
でエツチングすることが可能である。また、絶縁
体層６としてチツ化シリコンを使用する場合、
CVD法で形成したチツ化シリコンは、BHFでエ
ツチング出来ないが、プラズマCVDで形成した
チツ化シリコンは、BHFによつてエツチング可
能であるため、通常のフオトリソグラフイを使用
できる。次に、絶縁体６上のレジスト７を除去し
た後、この絶縁体層６をマスクにしてａ−Si層４
をエツチングする。エツチング液としては、
KOHあるいはNaOHの水溶液、またはAPW
（Awine Pyrocatechol Water）を用いる。
NaOH20ｇに対しH2O100c.c.のNaOH水溶液を使
用する場合、水溶液が65℃〜75℃でａ−Si層のエ
ツチングレートは50〜100Å／secであつた。ａ−
Si層のエツチングの際、マスクとして用いる絶縁
体層は、上述のエツチング液に侵されないため、
ａ−Si層だけの選択エツチングが可能である。第
３図Ｃに絶縁体層６をマスクにして、エツチング
したａ−Si層４の断面図を示す。さらに、第３図
Ｄに示す如くソース、ドレイン電極を形成するた
め、ａ−Si層４上の絶縁体層６の一部と、ゲート
電極引き出しのために絶縁体層３の一部をフオト
リソグラフイで取り除く。このとき、はじめて
TFTに関与する部分のａ−Si層４の表面８が露
出する。またａ−Si層４上の絶縁体層６を、
BHFでエツチングしているため、ａ−Si層４上
に出来た酸化物もこのエツチング液で同時に除去
できるという効果をもつ。ソース、ドレイン電極
を設ける前にａ−Siのエツチング液で、ａ−Si層
４の表面８に出来た酸化物を取り除くためのエツ
チングを行い、ａ−Si層４の清浄な面を露出さ
せ、この上にAl膜を蒸着あるいはスパツターで
設け、所定の形状にエツチングして、第２図のよ
うなａ−Si層を半導体層として用いたTFTを形
成する。
けたガラス基板１上に、絶縁体層３、ａ−Si層
４、絶縁体層６の３層を真空を破らず連続してプ
ラズマCVD法で製膜し、第３図Ｂに示す如く最
終製膜した絶縁体層６の通常のフオトリソグラフ
イを用いてパターニングする。絶縁体層３，６と
しては、二酸化シリコンあるいはチツ化シリコン
を用いる。ａ−Si層４上の絶縁体層６のフオトリ
ソグラフイにおいて、絶縁体層６が二酸化シリコ
ンの場合は、フオトレジストでマスクし、フツ酸
とフツ化アンモニウムの混液（以下BHFと略す）
でエツチングすることが可能である。また、絶縁
体層６としてチツ化シリコンを使用する場合、
CVD法で形成したチツ化シリコンは、BHFでエ
ツチング出来ないが、プラズマCVDで形成した
チツ化シリコンは、BHFによつてエツチング可
能であるため、通常のフオトリソグラフイを使用
できる。次に、絶縁体６上のレジスト７を除去し
た後、この絶縁体層６をマスクにしてａ−Si層４
をエツチングする。エツチング液としては、
KOHあるいはNaOHの水溶液、またはAPW
（Awine Pyrocatechol Water）を用いる。
NaOH20ｇに対しH2O100c.c.のNaOH水溶液を使
用する場合、水溶液が65℃〜75℃でａ−Si層のエ
ツチングレートは50〜100Å／secであつた。ａ−
Si層のエツチングの際、マスクとして用いる絶縁
体層は、上述のエツチング液に侵されないため、
ａ−Si層だけの選択エツチングが可能である。第
３図Ｃに絶縁体層６をマスクにして、エツチング
したａ−Si層４の断面図を示す。さらに、第３図
Ｄに示す如くソース、ドレイン電極を形成するた
め、ａ−Si層４上の絶縁体層６の一部と、ゲート
電極引き出しのために絶縁体層３の一部をフオト
リソグラフイで取り除く。このとき、はじめて
TFTに関与する部分のａ−Si層４の表面８が露
出する。またａ−Si層４上の絶縁体層６を、
BHFでエツチングしているため、ａ−Si層４上
に出来た酸化物もこのエツチング液で同時に除去
できるという効果をもつ。ソース、ドレイン電極
を設ける前にａ−Siのエツチング液で、ａ−Si層
４の表面８に出来た酸化物を取り除くためのエツ
チングを行い、ａ−Si層４の清浄な面を露出さ
せ、この上にAl膜を蒸着あるいはスパツターで
設け、所定の形状にエツチングして、第２図のよ
うなａ−Si層を半導体層として用いたTFTを形
成する。
以上のように、本発明の方法によると、TFT
の形成中にａ−Si層の表面が露出されることがな
いため、フオトリソグラフイでパターニングする
際に薬品に対して保護され、雰囲気に対して安定
したTFTを形成することが可能である。さらに、
ａ−Si層４上の絶縁体層６をマスクにして、ａ−
Si層４をパターニング出来、フオトレジストを使
用する場合に比較し、密着したマスクになり過多
のエツチングのないパターニングが可能である。
そして、第２図に示すようにAlのソース、ドレ
イン電極５の形成を、ａ−Si層４の表面が全く露
出しないようにパターニングすると、最終のａ−
Si層の保護膜をも兼用することが可能となる。ま
た、ソース、ドレイン電極のエツチングの際に発
生する発生期の水素によるａ−Si層４への影響
も、絶縁体層６で保護されているため問題となら
ない。
の形成中にａ−Si層の表面が露出されることがな
いため、フオトリソグラフイでパターニングする
際に薬品に対して保護され、雰囲気に対して安定
したTFTを形成することが可能である。さらに、
ａ−Si層４上の絶縁体層６をマスクにして、ａ−
Si層４をパターニング出来、フオトレジストを使
用する場合に比較し、密着したマスクになり過多
のエツチングのないパターニングが可能である。
そして、第２図に示すようにAlのソース、ドレ
イン電極５の形成を、ａ−Si層４の表面が全く露
出しないようにパターニングすると、最終のａ−
Si層の保護膜をも兼用することが可能となる。ま
た、ソース、ドレイン電極のエツチングの際に発
生する発生期の水素によるａ−Si層４への影響
も、絶縁体層６で保護されているため問題となら
ない。
このようにして形成したTFTの特性と、ａ−
Si層４の表面を露出して形成したTFTの特性の
一例を、第４図Ａと第４図Ｂに示す。チヤンネル
長20μｍ、チヤンネル幅150μｍ、ａ−Si層４、上
部絶縁体層６と下部絶縁体層３の膜厚がそれぞれ
3000〜4000Å、3000〜4000Å、7000〜8000Åの場
合の特性である。図はソース、ドレイン間の電圧
VSDを一定にして、ゲート電圧Vgを−10V〜40V
まで変化させた時のソース、ドレイン間を流れる
電流ISDを測定したものであるが、本発明の方法
によつて形成したTFTの特性は、従来のTFの特
性に較べて、VSDが従来の30Vに対して10Vであ
るにもかかわらず、ISDのゲート電圧Vgに対する
変化は大きく、特性の向上がみられる。
Si層４の表面を露出して形成したTFTの特性の
一例を、第４図Ａと第４図Ｂに示す。チヤンネル
長20μｍ、チヤンネル幅150μｍ、ａ−Si層４、上
部絶縁体層６と下部絶縁体層３の膜厚がそれぞれ
3000〜4000Å、3000〜4000Å、7000〜8000Åの場
合の特性である。図はソース、ドレイン間の電圧
VSDを一定にして、ゲート電圧Vgを−10V〜40V
まで変化させた時のソース、ドレイン間を流れる
電流ISDを測定したものであるが、本発明の方法
によつて形成したTFTの特性は、従来のTFの特
性に較べて、VSDが従来の30Vに対して10Vであ
るにもかかわらず、ISDのゲート電圧Vgに対する
変化は大きく、特性の向上がみられる。
発明の効果
以上説明したように、本発明の製造方法によれ
ば、TFT素子の形成中、ａ−Si層の表面が絶縁
体層で保護されているため取り扱いが容易であ
り、しかも従来のTFTの形成中にａ−Si層の表
面が露出するものに較べ、より向上した特性が得
られる。また雰囲気に対しても、絶縁体層によつ
て保護されているため、安定した特性のTFTを
製造することが可能となる。
ば、TFT素子の形成中、ａ−Si層の表面が絶縁
体層で保護されているため取り扱いが容易であ
り、しかも従来のTFTの形成中にａ−Si層の表
面が露出するものに較べ、より向上した特性が得
られる。また雰囲気に対しても、絶縁体層によつ
て保護されているため、安定した特性のTFTを
製造することが可能となる。
第１図は従来の方法により製作したTFTの断
面図、第２図は本発明の方法によつて製作した
TFTの一例を示す断面図、第３図Ａ〜第３図Ｄ
は本発明の各製造工程を説明するための断面図、
第４図Ａ，Ｂはそれぞれ本発明の方法と従来の方
法によつて製作したTFTのゲート電圧とソース、
ドレイン電流との関係を示す特性図である。 １……ガラス絶縁基板、２……ゲート電極、３
……絶縁体層、４……ａ−Si層、５……ソース・
ドレイン電極、６……絶縁体層、７……レジス
ト。
面図、第２図は本発明の方法によつて製作した
TFTの一例を示す断面図、第３図Ａ〜第３図Ｄ
は本発明の各製造工程を説明するための断面図、
第４図Ａ，Ｂはそれぞれ本発明の方法と従来の方
法によつて製作したTFTのゲート電圧とソース、
ドレイン電流との関係を示す特性図である。 １……ガラス絶縁基板、２……ゲート電極、３
……絶縁体層、４……ａ−Si層、５……ソース・
ドレイン電極、６……絶縁体層、７……レジス
ト。
Claims (1)
- １ 少なくともゲート電極が形成されたガラス絶
縁基板上に、プラズマ化学気相成長法で第１の絶
縁体層、非晶質シリコン層、第２の絶縁体層を連
続して形成する第１の工程と、前記第２の絶縁体
層をフオトリングラフイにより所望の形状にパタ
ーニングする第２の工程と、パターニングした前
記第２の絶縁体層をマスクにして前記非晶質シリ
コン層をそれと同一形状にエツチングする第３の
工程と、前記第２の絶縁体層に２個の開孔部を設
け、この開孔部を介して前記非晶質シリコン層上
にソース、ドレイン電極を形成する第４の工程の
各工程を含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16171682A JPS5950564A (ja) | 1982-09-16 | 1982-09-16 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16171682A JPS5950564A (ja) | 1982-09-16 | 1982-09-16 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5950564A JPS5950564A (ja) | 1984-03-23 |
| JPH0351095B2 true JPH0351095B2 (ja) | 1991-08-05 |
Family
ID=15740516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16171682A Granted JPS5950564A (ja) | 1982-09-16 | 1982-09-16 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950564A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183972A (ja) * | 1985-02-08 | 1986-08-16 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS61183687A (ja) * | 1985-02-08 | 1986-08-16 | 松下電器産業株式会社 | 薄膜トランジスタアレイの製造方法 |
| JPH0638429B2 (ja) * | 1985-02-14 | 1994-05-18 | 松下電器産業株式会社 | 薄膜電界効果トランジスタとその製造方法 |
| US5306648A (en) * | 1986-01-24 | 1994-04-26 | Canon Kabushiki Kaisha | Method of making photoelectric conversion device |
| US5493129A (en) * | 1988-06-29 | 1996-02-20 | Hitachi, Ltd. | Thin film transistor structure having increased on-current |
| US5173753A (en) * | 1989-08-10 | 1992-12-22 | Industrial Technology Research Institute | Inverted coplanar amorphous silicon thin film transistor which provides small contact capacitance and resistance |
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1982
- 1982-09-16 JP JP16171682A patent/JPS5950564A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5950564A (ja) | 1984-03-23 |
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