JPS60164364A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１絶縁材料からなる基板上に一従来よシもチャ
ネル長の短いＢＱ）ランジスタ（ＴＦ’ｌ’］を形成す
る製造方法に関するものである。
ネル長の短いＢＱ）ランジスタ（ＴＦ’ｌ’］を形成す
る製造方法に関するものである。
従来のＴ Ｆ、 Ｔは、ソース及びドレインＴＬ極！形
成する際に、両電極の間隔と等しい、チャネル長は、両
電極を形成する時のマスク膜のパターン間隔で決まるた
めミチャネル長をパターン間隔よりも十分短くできない
という欠点があった。
成する際に、両電極の間隔と等しい、チャネル長は、両
電極を形成する時のマスク膜のパターン間隔で決まるた
めミチャネル長をパターン間隔よりも十分短くできない
という欠点があった。
本発明は、上記のような欠点をな（すためになさｎたも
のであり、ＴＰＴのチャネル間隔を形成する際に、マス
ク膜と電極、膜とのオーバーエッチ量を制御し、さらに
リフトオフ工程を行うことで、チャえル長のより短いＴ
ＰＴの製造方法を提供することを目的としたものである
。 。
のであり、ＴＰＴのチャネル間隔を形成する際に、マス
ク膜と電極、膜とのオーバーエッチ量を制御し、さらに
リフトオフ工程を行うことで、チャえル長のより短いＴ
ＰＴの製造方法を提供することを目的としたものである
。 。
第１図は、絶縁基板１の上に、第１導電膜２とマスク膜
３ｔ［積した後、マヌクロ３をバター二／グする工程で
ある。絶縁基板１の例としては、石英基板やガラス基板
絶縁物コートさｎた導電基板などがあり、約０．５露か
ら３瓢の厚さで使用する。第１導電膜２の材料としては
、導電性のある金１ａ＆とえば、” ＃ ’ ｒ ｅ
ＭＯｅ Ａｔなどや、Ｐ４−Ｂなどの不純物をドープｉ
した了電ルフ了ヌシリコ７（ａ−Ｂｔ）や、金ＷＡ膜の
上に不純物をドープした。ｚ−ｓ４を堆積したり、逆に
不純物ドープし九〇−ｓ４上に門属膜を堆積した二層構
造などが考えら詐る。堆積方法の例としては次のような
ものがある。金属については、各種の蒸着法とスパッタ
法による堆積方法がある。またα〜 Ｓ（については、
原料ガスとして８（１（シラン）やＢｉ、Ｔｌｂ（ジシ
ラン］を使い、ドーピングガスとしてＰＲ，（ホヌフイ
ン）やＢ、Ｈ・ （ジボラン）を使いプラズマＯＶＤ法
により堆積することができる。次にマスク膜３の形成方
法について説明する。マスク膜の種類としては、レジス
ト膜や金属膜及び、シリコン酸化膜（８＜Ｏｓ）。
３ｔ［積した後、マヌクロ３をバター二／グする工程で
ある。絶縁基板１の例としては、石英基板やガラス基板
絶縁物コートさｎた導電基板などがあり、約０．５露か
ら３瓢の厚さで使用する。第１導電膜２の材料としては
、導電性のある金１ａ＆とえば、” ＃ ’ ｒ ｅ
ＭＯｅ Ａｔなどや、Ｐ４−Ｂなどの不純物をドープｉ
した了電ルフ了ヌシリコ７（ａ−Ｂｔ）や、金ＷＡ膜の
上に不純物をドープした。ｚ−ｓ４を堆積したり、逆に
不純物ドープし九〇−ｓ４上に門属膜を堆積した二層構
造などが考えら詐る。堆積方法の例としては次のような
ものがある。金属については、各種の蒸着法とスパッタ
法による堆積方法がある。またα〜 Ｓ（については、
原料ガスとして８（１（シラン）やＢｉ、Ｔｌｂ（ジシ
ラン］を使い、ドーピングガスとしてＰＲ，（ホヌフイ
ン）やＢ、Ｈ・ （ジボラン）を使いプラズマＯＶＤ法
により堆積することができる。次にマスク膜３の形成方
法について説明する。マスク膜の種類としては、レジス
ト膜や金属膜及び、シリコン酸化膜（８＜Ｏｓ）。
シリコン窄化膜（Ｂ ｉ Ｎτ］等の絶縁膜が考えら牡
る。どの種類のマスク膜を使用するかは、前後の工程や
、第１導電膜とのエツチング比などによって変えること
ができる。レジスト膜は、均一に塗布した後に、露光及
び現像を行なってパターンを形成する。金属ａａ、前記
の導電膜２と同様に、蒸着法やスパッタ法等で均一に堆
積した後、フォトリソ工程とエツチング工程でバターニ
ングする。絶縁膜の例であるｓ４ｏ、、ｓ＜Ｎ２は、と
もにプラズマＯＶＤや減圧○ＶＩ）により堆積し、原料
ガメ拡、主にＥｌ ＜ Ｈ，とｓｈｏπにはＮ、 ０（
亜酸化容素）、８ｊｌｉｚにはＩＴ（、（アンモニア）
を使用する。そして均一に堆積した後は、金属膜と同様
にフォトリソ工程とエツチング工程でバターニングする
。ここで、金属膜と絶縁膜の工・ツチ／グ工程には、酸
などの液体を使ったウエットエツ＋と、ｏａｚ番やａｙ
、などのガスを使ったドライエッチの２ｍ類がある。
る。どの種類のマスク膜を使用するかは、前後の工程や
、第１導電膜とのエツチング比などによって変えること
ができる。レジスト膜は、均一に塗布した後に、露光及
び現像を行なってパターンを形成する。金属ａａ、前記
の導電膜２と同様に、蒸着法やスパッタ法等で均一に堆
積した後、フォトリソ工程とエツチング工程でバターニ
ングする。絶縁膜の例であるｓ４ｏ、、ｓ＜Ｎ２は、と
もにプラズマＯＶＤや減圧○ＶＩ）により堆積し、原料
ガメ拡、主にＥｌ ＜ Ｈ，とｓｈｏπにはＮ、 ０（
亜酸化容素）、８ｊｌｉｚにはＩＴ（、（アンモニア）
を使用する。そして均一に堆積した後は、金属膜と同様
にフォトリソ工程とエツチング工程でバターニングする
。ここで、金属膜と絶縁膜の工・ツチ／グ工程には、酸
などの液体を使ったウエットエツ＋と、ｏａｚ番やａｙ
、などのガスを使ったドライエッチの２ｍ類がある。
第２図は、マスク［３を用いて第１導電１１１２を選択
エッチする工程である。その際、オーバーエッチにより
、マスク膜３の端部と第１導電嘆２の端部に制御さｎた
平面牟１１１１ｉ１１を設ける。エツチング方法は、マ
スク￥［３に対して十分選択性があり制御性のある方法
が良く、前記のウェットエッチと、ドライエッチの２種
類がある。また平面距離１１は、ＴＦ、’ｌ”のチャネ
ル長とほぼ等しくなるため、設計のチャネル長と等しく
なるように制御する必要がある。
エッチする工程である。その際、オーバーエッチにより
、マスク膜３の端部と第１導電嘆２の端部に制御さｎた
平面牟１１１１ｉ１１を設ける。エツチング方法は、マ
スク￥［３に対して十分選択性があり制御性のある方法
が良く、前記のウェットエッチと、ドライエッチの２種
類がある。また平面距離１１は、ＴＦ、’ｌ”のチャネ
ル長とほぼ等しくなるため、設計のチャネル長と等しく
なるように制御する必要がある。
第３図は、第２導電、膜４を均一に堆積する工程である
。使用する材料や堆積方法は、前記第１導電膜２と同様
の種類があり、目的に応じて選択できる。
。使用する材料や堆積方法は、前記第１導電膜２と同様
の種類があり、目的に応じて選択できる。
第４図は、マスク膜３を除去することによるリフトオフ
により、第２導電膜４を選択的に除去する工程である。
により、第２導電膜４を選択的に除去する工程である。
その結果、前記平面距離１１に−はぼ等しい平面空隙１
２を設けることができる。
２を設けることができる。
第５図は、第１導電嘆２と第２導電膜４をソース電極、
ドレイン−極とし、平加空Ｆｊ１２をほぼチャネル長と
等しくなるように作成したＴＰＴを示す図面である。作
成例は、第４図までの工程の後、平面空隙１２の上に半
導体膜５としてａ−Ｂ ｉをプラズマｏｖｎ法により堆
積工程を行う。さらに絶縁膜６として５ｉｏｚをプラズ
マＯＶＤ法によ゛シ全面に堆積する。次に第１導電膜２
と第２導電喚４上の絶１ａ嘆の一部分をエツチングによ
り除去し、ドレイン電極８とソース電極９をエツチング
した部分に堆積し、ゲート電極７を平面！２隙１２上に
やや広く堆積する工程を行う。電極の堆積には、前記導
電膜と同様に多種の材料と方法がある。
ドレイン−極とし、平加空Ｆｊ１２をほぼチャネル長と
等しくなるように作成したＴＰＴを示す図面である。作
成例は、第４図までの工程の後、平面空隙１２の上に半
導体膜５としてａ−Ｂ ｉをプラズマｏｖｎ法により堆
積工程を行う。さらに絶縁膜６として５ｉｏｚをプラズ
マＯＶＤ法によ゛シ全面に堆積する。次に第１導電膜２
と第２導電喚４上の絶１ａ嘆の一部分をエツチングによ
り除去し、ドレイン電極８とソース電極９をエツチング
した部分に堆積し、ゲート電極７を平面！２隙１２上に
やや広く堆積する工程を行う。電極の堆積には、前記導
電膜と同様に多種の材料と方法がある。
−例としては、ｈｌ−ｅ６合金をスパッタ法により堆積
する方法がある。
する方法がある。
第６ｒｙ１は、第′１図から第４図までの工程を半導体
膜５を堆積した後に行い、ＴＰＴを作成した図面である
。従って、平面空隙１２は半導体膜５の一ヒにある。
膜５を堆積した後に行い、ＴＰＴを作成した図面である
。従って、平面空隙１２は半導体膜５の一ヒにある。
第７図は、ゲート電極７と絶縁膜６と半導体膜５を形成
した後に、第１図から第４図の工程を行い１．Ｔ Ｐ
Ｔを作成した口である。
した後に、第１図から第４図の工程を行い１．Ｔ Ｐ
Ｔを作成した口である。
以上ここでは、単一のＴＰＴについて説明したが、ＴＵ
ＦＴは基板上に複数個あっても良く、構造も第５図から
第７図までのうちのどれでも良い。
ＦＴは基板上に複数個あっても良く、構造も第５図から
第７図までのうちのどれでも良い。
本発明は、上記のように、ＴＩＦＴのソース電極及びド
レイ／電極の間に平面空隙を設けることにより、チャふ
ル長を従来よりも短くできるため、（１）ＴＩＩ′Ｔの
応答速度が高速になる。
レイ／電極の間に平面空隙を設けることにより、チャふ
ル長を従来よりも短くできるため、（１）ＴＩＩ′Ｔの
応答速度が高速になる。
（２）−Ｔ Ｐ Ｔのリー叱電流ヤしきい値電圧などの
電気的特性が向上する。
電気的特性が向上する。
（３）チャネル長が短くなるため、Ｔ′ＦＴのサイズが
小さくなり集積化ができる。
小さくなり集積化ができる。
等の効果がある。
第１図から第４図は、本発明の製造方法の工程順を説明
するための図である。第５図から第７図は、本発明の製
造方法によって得らｎるＴＦＴの断面図を示す。 １０．絶縁基板、２０．第１導電膜、３０．マヌク膜、
４０．第２導電膜、５０．半導体膜、６、、ＰＩ緑膜、
７．、ゲート電極、８０．ドレイン”ａｔ極、９６．ソ
ース電極、１１０．平面距離、１２０．平面空隙、 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図
するための図である。第５図から第７図は、本発明の製
造方法によって得らｎるＴＦＴの断面図を示す。 １０．絶縁基板、２０．第１導電膜、３０．マヌク膜、
４０．第２導電膜、５０．半導体膜、６、、ＰＩ緑膜、
７．、ゲート電極、８０．ドレイン”ａｔ極、９６．ソ
ース電極、１１０．平面距離、１２０．平面空隙、 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図
Claims (1)
- 薄膜トランジスタのソーヌ及ｑドレイン電極ヲ形成する
工程が、第１導電膜を堆積する工程と、マスク膜を用い
て第１導電膜を選択エッチする際に、オーバーエッチし
、マスク、嘆の端部と第１導電膜の端部に制御された平
面距離を設ける工程と、第２導電嘆を堆積し、前記マス
ク膜を除去することによるリフトオフによ？て、第２導
電膜を選択的に除去し、かつ第１導電膜と第、２導電膜
との間に、前記平面距離にはぼ等しい平面空隙を設ける
工程と、第１導′Ｆ！厄及び第２導電模をソース及びド
レイン電極とし、前記平面空隙が、砥ぼチャネル長とす
る工程とからなる薄嗅半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048884A JPS60164364A (ja) | 1984-02-07 | 1984-02-07 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048884A JPS60164364A (ja) | 1984-02-07 | 1984-02-07 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60164364A true JPS60164364A (ja) | 1985-08-27 |
Family
ID=12028527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048884A Pending JPS60164364A (ja) | 1984-02-07 | 1984-02-07 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164364A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236675A (en) * | 1975-09-13 | 1977-03-22 | Bayer Ag | Nn*1*2*44triazinee55onn44yl** glycine derivative prepapation method thereof and uses as herbicide |
| JPS53104185A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Production of semiconductor device |
| JPS5648151A (en) * | 1979-09-26 | 1981-05-01 | Nec Corp | Wiring formation of semiconductor device |
| JPS60144973A (ja) * | 1983-12-05 | 1985-07-31 | エナージー・コンバーシヨン・デバイセス・インコーポレーテツド | 短路薄膜形電界効果トランジスタ |
-
1984
- 1984-02-07 JP JP2048884A patent/JPS60164364A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236675A (en) * | 1975-09-13 | 1977-03-22 | Bayer Ag | Nn*1*2*44triazinee55onn44yl** glycine derivative prepapation method thereof and uses as herbicide |
| JPS53104185A (en) * | 1977-02-23 | 1978-09-11 | Hitachi Ltd | Production of semiconductor device |
| JPS5648151A (en) * | 1979-09-26 | 1981-05-01 | Nec Corp | Wiring formation of semiconductor device |
| JPS60144973A (ja) * | 1983-12-05 | 1985-07-31 | エナージー・コンバーシヨン・デバイセス・インコーポレーテツド | 短路薄膜形電界効果トランジスタ |
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