JPS6145867B2 - - Google Patents

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JPS6145867B2
JPS6145867B2 JP11894678A JP11894678A JPS6145867B2 JP S6145867 B2 JPS6145867 B2 JP S6145867B2 JP 11894678 A JP11894678 A JP 11894678A JP 11894678 A JP11894678 A JP 11894678A JP S6145867 B2 JPS6145867 B2 JP S6145867B2
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
drain
source
silicon film
oxide film
Prior art date
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Expired
Application number
JP11894678A
Other languages
English (en)
Other versions
JPS5544779A (en
Inventor
Hiroshi Ono
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP11894678A priority Critical patent/JPS5544779A/ja
Publication of JPS5544779A publication Critical patent/JPS5544779A/ja
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Description

【発明の詳細な説明】 この発明は多結晶シリコンゲート構造のMOS
型半導体装置の製造方法に関する。
従来より、多結晶シリコン膜を用いてゲート電
極を構成するMOS型半導体装置を作る場合、多
結晶シリコン膜を全面につけた後、これをゲート
領域のみにマスクして選択的にエツチング除去す
る方法がとられている。こうして、多結晶シリコ
ンゲート電極を選択エツチングにより形成する
と、その後、ソース、ドレイン拡散層をゲート領
域に自己整合させて作ることができる。このよう
なMOS型半導体装置で、ソース、ドレインのコ
ンタクト電極は、CVD法による酸化膜等で全面
をおおい、これにコンタクトホールをあけ、Al
蒸着を行つて形成するのが一般的である。
ところが、このような従来の方法では、コンタ
クトホールをあける場合に、ゲート電極を露出さ
せることがないように、またコンタクトホールが
ソース、ドレイン拡散層領域内に確実に形成され
るように、十分なマスク合せの余裕を必要とし、
これが素子の小型化、高集積化を妨げる大きな原
因となつていた。
この発明は上記の点に鑑み、コンタクトホール
形式に格別なマスク合せを必要とせず、従つて素
子の小型化、高集積化を可能としたMOS型半導
体装置の製造方法を提供するものである。
この発明においては、多結晶シリコン膜を選択
エツチングしてゲート電極を形成する従来の方法
に代り、多結晶シリコン膜のゲート領域以外の部
分を選択酸化法により酸化膜に変換して残すとい
う方法を用いる。そしてこの場合、ゲート領域だ
けでなくソース、ドレインのコンタクトホール形
式領域にも同時に耐酸化性マスクをつけておくこ
とで、コンタクトホール形成領域にはゲート領域
と同様、多結晶シリコン膜を酸化せずに残してお
き、後にこの多結晶シリコン膜をエツチング除去
することでコンタクトホールを形成することを特
徴としている。
第1図〜第7図はこの発明の一実施例の製造工
程を示す断面図である。まず、P型Si基板1を用
い、フイールド領域に選択酸化法によりフイール
ルド酸化膜2を形成し、素子形成領域に熱酸化に
よりゲート酸化膜3を形成する(第1図)。そし
て、全面に多結晶シリコン膜4を形成し、その表
面を僅かに酸化して酸化膜5を形成した後、窒化
シリコン膜6を推積する(第2図)。この後、窒
化シリコン膜6および酸化膜5を、ゲート領域
と、ソース、ドレインのコンタクトホール形成領
域に残してエツチング除去し、残された窒化シリ
コン膜6および酸化膜5の積層膜を耐酸化性マス
クとして選択酸化を行い、多結晶シリコン膜4を
選択的に酸化膜7に変える(第3図)。次に、窒
化シリコン膜6、酸化膜5を順次エツチング除去
し、ゲート領域にレジストマスク8をつけて、コ
ンタクトホール形成領域の多結晶シリコン膜のエ
ツチングを行う(第4図)。そして、レジストマ
スク8を除去し、コンタクトホール部のゲート酸
化膜3をエツチング除去して、例えば気相からリ
ン拡散を行つてn+型ソース領域9、ドレイン領
域10を形成する(第5図)。この後、熱酸化を
行い、次いで、酸化膜エツチングを行つて、ソー
ス領域9、ドレイン領域10の表面が露出し、ゲ
ート領域が酸化膜11でおおわれた状態を得る
(第6図)。このような状態は、多結晶シリコンの
酸化速度が単結晶シリコンのそれの2倍程速く、
得られた酸化膜のエツチング速度に差がないため
に実現される。この後、アルミニウムの蒸着、パ
ターニングを行つて、ソース、ドレインのコンタ
クト電極12,13を形成して完成する(第7
図)。
以上のようにしてこの発明によれば、ソース、
ドレインのコンタクトホールをあけるための格別
なマスク合せ工程を必要とせず、従つて素子の小
型化、高集積化が可能となる。
なお、実施例ではソース、ドレイン領域を気相
からの不純物拡散で形成したが、例えば高濃度に
リンを含むPSG膜等を用いた固相拡散を利用して
もよいし、あるいはイオン注入法を利用してもよ
い。
【図面の簡単な説明】
第1図〜第7図はこの発明の一実施例の製造工
程を示す断面図である。 1……P型Si基板、2……フイールド酸化膜、
3……ゲート酸化膜、4……多結晶シリコン膜、
5……酸化膜、6……窒化シリコン膜、7……酸
化膜、8……レジスタマスク、9……n+型ソー
ス領域、10……n+型ドレイン領域、11……
酸化膜、12,13……コンタクト電極。

Claims (1)

    【特許請求の範囲】
  1. 1 半導体基板表面にゲート酸化膜を介して全面
    に多結晶シリコン膜を形成し、この多結晶シリコ
    ン膜のゲート領域およびソース、ドレインのコン
    タクトホール形式領域に耐酸化性マスクをつけて
    それ以外の領域の多結晶シリコン膜を選択的に酸
    化し、次いでゲート領域にマスクして多結晶シリ
    コン膜のエツチングを行つてソース、ドレインの
    コンタクトホールを形成し、そのコンタクトホー
    ルを介して基板上に不純物をドープしてソース、
    ドレイン領域を形成した後、ソース、ドレインの
    コンタクト電極を形成するようにしたことを特徴
    とするMOS型半導体装置の製造方法。
JP11894678A 1978-09-27 1978-09-27 Producing method for mos semiconductor device Granted JPS5544779A (en)

Priority Applications (1)

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JP11894678A JPS5544779A (en) 1978-09-27 1978-09-27 Producing method for mos semiconductor device

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JP11894678A JPS5544779A (en) 1978-09-27 1978-09-27 Producing method for mos semiconductor device

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Publication Number Publication Date
JPS5544779A JPS5544779A (en) 1980-03-29
JPS6145867B2 true JPS6145867B2 (ja) 1986-10-09

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ID=14749153

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Publication number Priority date Publication date Assignee Title
JPH0618211B2 (ja) * 1981-07-07 1994-03-09 日本電気株式会社 半導体装置の製造方法

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JPS5544779A (en) 1980-03-29

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