JPH0618215B2

JPH0618215B2 - 薄膜トランジスタの製造方法

Info

Publication number: JPH0618215B2
Application number: JP60271987A
Authority: JP
Inventors: 俊一物袋
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1985-12-03
Filing date: 1985-12-03
Publication date: 1994-03-09
Anticipated expiration: 2009-03-09
Also published as: JPS62131578A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、アクティブマトリクス液晶表示装置における
低コストで高歩留まりの薄膜トランジスタの製造方法に
関するものである。

〔発明の概要〕

絶縁基板上にゲート電極を形成し、ゲート電極引出し部
の一部をマスクして、ゲート絶縁膜と、極めて薄い高抵
抗半導体膜と極めて薄い低抵抗半導体膜と金属膜を連続
して堆積し、ゲート電極上とゲート電極引出し部の一部
に高抵抗半導体膜と低抵抗半導体膜と金属膜をほぼ同一
形状に選択的に形成し、スパッタエッチング後連続して
透明導電膜を堆積し、透明導電膜をソース電極とドレイ
ン電極とゲート電極の引出し部に選択的に形成し、金属
膜と低抵抗半導体膜を透明導電膜をマスクの一部として
選択的に除去する工程の薄膜トランジスタによって、遮
光不要で、製造工数が少なく（３枚マスク工程）、ソー
ス電極部とドレイン電極部の良好なコンタクト状態を
得、低コストのアクティブマトリクス液晶表示装置基板
である薄膜トランジスタが出来るようにしたものであ
る。

〔従来の技術〕

例えば、アモルファスシリコン（ａ−Ｓｉ）を用いた従
来のアクティブマトリクス液晶表示装置における表示装
置用基板である薄膜トランジスタの製造方法の例を第６
図(a)〜(e)に示す。第６図(a)は、ガラス等の絶縁基板
１上にCr，Al，Mo等のゲート電極２をスパッタ装置等で
堆積後、選択的に形成した断面図を示す。ゲート電極２
の引出し部２′も図示している。第６図(b)は、二酸化
シリコン，チッ化シリコン等のゲート絶縁膜３、アモル
ファスシリコン等の高抵抗半導体膜４を連続して堆積
し、高抵抗半導体膜４を選択エッチする。次に二酸化シ
リコン等の層間絶縁膜５、ＩＴＯ等の透明導電膜である
画素電極６を堆積し、画素電極６を選択エッチした断面
図を示す第６図(c)では、層間絶縁膜５を開孔した状態
を示す。第６図(d)は、低抵抗半導体膜７（例えばＮ^＋
アモルファスシリコン膜）とＡｌ等の金属膜を堆積し、
選択エッチによってドレイン電極８，ソース電極９，ゲ
ート引出し電極１０を形成した状態を示す。またソース
電極９と画素電極６は接続されている。第６図(e)は、
二酸化シリコン等の表面保護膜１１を堆積し、画素電極
６とゲート引出し電極１０の一部の表面保護膜１１をエ
ッチして露出させた断面図を示す。なお図示してない
が、ドレイン電極引出し部の表面保護膜１１もエッチし
て、外部とのコンタクトが出来るように形成している。
また表面保護膜１１は、遮光も兼ねていたり、表面保護
膜１１上に遮光膜を形成する場合が多い。

〔発明が解決しようとする問題点〕

従来のアクティブマトリクス表示装置用基板の薄膜トラ
ンジスタの製造方法においては、第６図の例に示したよ
うにマスク工程が多く（６回以上）低コストの表示装置
用の薄膜トランジスタが提供できない。また層間絶縁膜
５，ゲート酸化膜３を開孔するために、遮光膜を形成し
なくてもよい極めて薄い高抵抗半導体膜４（例えばアモ
ルファスシリコン膜で５００Å以下の膜厚）を形成した
とき、ゲート電極引出し部２′上のゲート絶縁膜３が完
全に開孔するまでエッチングすると、アモルファスシリ
コン膜４のピンホール等のためトランジスタ部のゲート
酸化膜３がエッチングされて、耐圧低下あるいはショー
ト等が発生して、画素欠陥、ライン欠陥等が発生し歩留
まりが悪くなる。また、ゲート電極引出し部２′のゲー
ト酸化膜３が完全にエッチングされたかどうかの判断が
むずかしく、完全に開孔されずに次工程に進むと欠陥と
なる。またゲート引き出し電極とゲート電極引出し部
２′の良好なコンタクトを得るのも困難である。また、
高抵抗半導体膜４を堆積後、エッチング工程等を経てか
ら低抵抗半導体膜７（例えばＮ^＋アモルファスシリコン
膜）を堆積すると、高抵抗半導体膜４の表面に自然酸化
膜が生じて、低抵抗半導体膜７との良好なコンタクトが
得られず、トランジスタ特性が悪くなる欠点があった。

〔問題点を解決するための手段〕

上記問題点を解決するために本発明は、ゲート絶縁膜，
高抵抗半導体膜，低抵抗半導体膜，金属膜をゲート電極
引出し部の一部をメタルマスク等でマスキングして連続
堆積し、ゲート電極上とゲート電極引出し部の一部に高
抵抗半導体膜，低抵抗半導体膜，金属膜をほぼ同一形状
に選択形成し、スパッタエッチング後透明導電膜を形成
し、透明導電膜をゲート電極とドレイン電極とゲート電
極引出し部に選択形成後、選択形成した透明導電膜をマ
スクの一部として、金属膜と低抵抗半導体膜を選択除去
することによって、上記問題点を解決するようにした。

〔作用〕

上記のように構成されたアクティブマトリクス表示装置
用の薄膜トランジスタは、３回のマスク工程で出来るば
かりでなく、ソース電極，ドレイン電極，ゲート引出し
電極部のコンタクトが良好で、しかも遮光膜の必要ない
低コストアクティブマトリクス表示装置用の薄膜トラン
ジスタを提供できる。

〔実施例〕

以下に本発明の実施例を図面に基づいて詳細に説明す
る。

第１図(a)〜(f)と第２図(a)〜(f)は、本発明の第一実施
例であるアクティブマトリクス表示装置用の薄膜トラン
ジスタの単位画素部及びゲート電極引出し部の平面図と
断面図の例を示す。その製造方法は以下に述べる通りで
ある。第１図(a)（第２図(a)は第１図(a)のＡ−Ａ′線
に沿った断面図）は、ガラス等の絶縁基板１上にCr，N
i，NiCr等でゲート電極２と外部取出し用のゲート電極
引出し部２′を選択的に形成した状態を示す。第１図
(b)（第２図(b)は第１図(b)のＢ−Ｂ′線に沿った断面
図）は、ゲート電極引出し部２′を金属マスク等でマス
クして、ゲート絶縁膜３，高抵抗半導体膜４，低抵抗半
導体膜７，金属膜１２を連続して堆積し、ゲート電極引
出し部２′上に上記膜が堆積されない状態を示す。例え
ば、プラズマＣＶＤ装置において真空をやぶることな
く、SiH₄とNH₃の混合ガスからゲート絶縁膜３として窒
化膜（SiN_x），SiH₄を用いて高抵抗半導体膜４としてア
モルファスシリコン膜（ａ-Si：Ｈ），PH₃とSiH₄の混合
ガスから低抵抗半導体膜７としてＮ^＋アモルファスシリ
コン膜（Ｎ⁺ａ-Si：Ｈ）を連続的に形成する。次に金属
膜１２は、スパッタまたは蒸着機でCr，Ni，NiCr等を形
成する。なお、プラズマＣＶＤとスパッタから成るイン
ライン型の装置を用いると上記ゲート絶縁膜３，ａ-S
i：Ｈ膜４，Ｎ⁺a-Si：Ｈ膜７，金属膜１２が、大気に出
すことなく連続的に堆積できる。また金属膜１２は、後
述するドレイン電極配線の一部となり配線抵抗を小さく
する上で有効である。またＩＴＯとＮ⁺ａ-Si：Ｈ膜７は
有効なコンタクト特性が得にくいが、金属膜１２（Cr，
Ni，NiCr）等を介してＩＴＯとコンタクトするので有効
な特性が得られる。

第１図(c)（第２図(c)は第１図(c)のＣ−Ｃ′線に沿っ
た断面図）は、レジスト１３を塗布，露光，現像を行っ
た後、レジスト１３をマスクにして金属膜１２，低抵抗
半導体膜７，高抵抗半導体膜４を連続して選択的にエッ
チングした状態を示す。この時、ゲート電極引出し部
２′上もレジスト１３を残し、金属膜１２のエッチング
時ゲート電極引出し部２′がエッチングされないように
することが重要である。第１図(d)（第２図(d)は第１図
(d)のＤ−Ｄ′線に沿った断面図）は、金属膜１２表面
の酸化膜層を除去（例えばスパッタエッチングまたはプ
ラズマエッチング等）後、連続してＩＴＯ等の透明導電
膜１４を堆積した状態を示す。金属膜１２表面の酸化膜
層を除去して大気にさらすことなく透明導電膜１４を堆
積しているので、良好なコンタクトが得られる。第１図
(e)（第２図(e)は、第１図(e)のＥ−Ｅ′線に沿った断
面図）は、レジスト１５を塗布後、露光，現像を行った
後、透明導電膜１４をエッチングして画素電極を兼ねる
ソース電極９（１４−２），ドレイン電極８（１４−
１）を形成した状態を示す。この時、ゲート電極引出し
部２′上にも透明導電膜１４−３が形成されるようにす
る。透明導電膜１４−３を形成しないと透明導電膜１４
−３エッチングの時（主に塩酸でエッチング），ゲート
電極引出し部２′がエッチングされるのと、次の工程で
金属膜１２をエッチングするとき、同様にゲート電極引
出し部２′がエッチングされて、表示装置用の基板が出
来なくなる。第１図(f)（第２図(f)は、第１図(f)のＦ
−Ｆ′線に沿った断面図）は、透明導電膜１４−１，１
４−２，１４−３を上記のように選択的に形成した後、
レジスト１５を剥離しないで、透明導電膜１４−１，１
４−２，１４−３をマスクの一部として、金属膜１２，
低抵抗半導体膜７を選択的に形成し、レジスト１５を剥
離した状態を示す。Ｎ⁺ａ-Si：Ｈ膜７のエッチングは、
一般にＣＦ_４系ガスによるプラズマエッチングや、フッ
酸と硝酸の混合液によるエッチングがある。ＣＦ_４系ガ
スやフッ酸と硝酸の混合液による方法では、ａ-Si：Ｈ
膜４とＮ⁺ａ-Si：Ｈ膜７のエッチンググレードが早く、
かつエッチングレートがほとんど変わらなく、制御がむ
ずかしい。そこで、光の影響を受けにくい極めて薄いａ
-Si：Ｈ膜４の膜厚（例えば５００Å以下）の時は、ａ-
Si：Ｈ膜４まで完全にエッチングされてトランジスタが
形成されない時がある。そこで、ａ-Si：Ｈ膜４の膜厚
５００Å以下の時は、Ｎ⁺ａ-Si：Ｈ膜７の膜厚は２００
Å以下で、酸退プラズマエッチまたはスパッタエッチに
よって薄膜トランジスタを作成する。上記方法だと、ａ
-Si：Ｈ膜４は、ダメージが少なく極めて安定に薄膜ト
ランジスタが作成できる。また絶縁膜を開孔する工程が
ないので、ソース，ドレイン，ゲート電極引出し部の良
好なコンタクト特性が得られる。また図示していない
が、ドレイン電極８は、延在してドレイン電極配線とド
レイン電極引出し部を形成していて、金属膜１２と透明
導電膜１４の二層構造でライン抵抗が小さくなり好まし
い。以上の３回のマスク工程でアクティブマトリクス表
示装置用の薄膜トランジスタが出来る。

第３図(a)〜(f)は、本発明の第２実施例であるアクティ
ブマトリクス表示装置用の薄膜トランジスタの断面図で
ある。第３図(a)〜(f)は、第２図(a)〜(f)に示した本発
明の薄膜トランジスタを、より高歩留まりに安定に作る
ための実施例を示す。第３図(a)は、第２図(b)の製造工
程と同じように、ゲート電極２形成後、ゲート電極引出
し部２′を金属マスク等でマスクして、ゲート絶縁膜
３，高抵抗半導体膜４，低抵抗半導体膜７，金属膜１２
を連続的に形成した状態を示す。第３図(b)は、レジス
ト１３塗布後、ゲート電極２上とゲート電極引出し部
２′上にレジストパターンが形成されるように露光，現
像を行った後、金属膜１２（例えばＣｒ膜）をエッチン
グした図を示す。第３図(c)は、金属膜１２をエッチン
グ後、連続して、低抵抗半導体膜７（例えばＮ⁺ａ-Si：
Ｈ膜），高抵抗半導体膜４（例えばａ-Si：Ｈ膜）を、
フッ酸と硝酸の混合液でエッチングした一例を示す。上
記混合液でエッチングすると、サイドエッチによって第
３図(c)のように、Ｎ⁺ａ-Si：Ｈ膜７とａ-Si：Ｈ膜４
は、金属膜１２（例えばＣｒ膜）よりも小さいパターン
に形成される。またＣＦ_４系ガスによるプラズマエッチ
でも同様のことが起こりやすい。第３図(d)は、金属膜
１２（例えばＣｒ膜）がＮ⁺ａ-Si：Ｈ膜７とａ-Si：Ｈ
膜４よりも小さいパターンになるように再度金属膜１２
をエッチングした状態を示す。第３図(e)は、レジスト
１３を剥離した状態を示す。その後の工程は、第２図
(d)〜(f)と同様に行い第３図(f)に示すような薄膜トラ
ンジスタが得られる。第３図(f)から分かるように、画
素電極を兼ねるＩＴＯのソース電極１４−２が、トラン
ジスタの端部で断線することなく金属膜１２と接続され
る。

第４図(a)〜(f)は、本発明の第３実施例である薄膜トラ
ンジスタの断面図である。第４図(a)と第４図(b)は、第
３図(a)，(b)と全く同じであるから説明を省略する。第
４図(c)は、金属膜１２をエッチング後、レジスト１３
が変形して金属膜１２よりも大きいパターンになる温度
（例えば１５０℃以上）で熱処理した状態を示す。第４
図(d)は、低抵抗半導体膜７（Ｎ⁺ａ-Si：Ｈ膜）と高抵
抗半導体膜４（ａ-Si：Ｈ膜）をエッチングした状態を
示す。Ｎ⁺ａ-Si：Ｈ膜７とａ-Si：Ｈ膜４に多少サイド
エッチ（約２μｍ位）が起きてもよいぐらいレジスト１
３を形成しておく。第４図(e)は、レジスト１３を剥離
した状態を示す。その後の工程は、第２図(d)〜(f)と同
様に行い第４図(f)に示すような薄膜トランジスタが得
られ、第３図の実施例と同様の効果が得られる。第５図
(a)〜(e)は、本発明の第４実施例であるアクティブマト
リクス表示装置用の薄膜トランジスタの実施例を示す断
面図である。第５図(a)〜(e)は、第２図(a)〜(f)に示し
た本発明の薄膜トランジスタを、より高歩留まりに作る
ための実施例を示す。第５図(a)は、第２図(a)〜(c)ま
での工程と全く同じで、金属膜１２（例えばＣｒ膜），
低抵抗半導体膜７（Ｎ⁺ａ-Si：Ｈ膜），高抵抗半導体膜
４（ａ-Si：Ｈ膜）を選択形成後、レジストを剥離した
状態を示す。第５図(b)は、透明導電膜１４−１，１４
−２，１４−３（例えばＩＴＯ膜）を堆積後、レジスト
１５を塗布，露光，現像してＩＴＯ膜１４−１，１４−
２，１４−３を塩酸を主成分とする液でエッチングした
状態を示す。ＩＴＯ膜１４−１，１４−２，１４−３
は、サイドエッチが入りやすく図のように形成されるこ
とが多い。第５図(c)は、ＩＴＯ膜１４−１，１４−
２，１４−３形成後、レジスト１５が変形してＩＴＯ膜
１４−１，１４−２，１４−３を完全に覆うようになる
温度（例えば１５０℃以上）で熱処理した状態を示す。
第５図(d)は、金属膜１２と低抵抗半導体膜７をエッチ
ングした状態を示す。第５図(e)は、レジスト１５を剥
離した状態を示す。第５図(e)から分かるように、ＩＴ
Ｏ膜１４−１，１４−２，１４−３にサイドエッチが発
生してパターンが小さくなっても、画素電極を兼ねるソ
ース電極１７（７，１２，１４−２），ドレイン電極１
６（７，１２，１４−１）は、金属膜１２で決まるの
で、トランジスタがオフセットゲートになることもなく
好ましい。また、ドレイン電極８の配線抵抗の増大ある
いはパターン細りによる断線等もなく安定した薄膜トラ
ンジスタが得られる。

なお、本発明は第３図と第５図の実施例の組み合わせ
や、第４図と第５図の実施例の組み合わせだとより有効
な効果が得られる〔発明の効果〕以上のように、３回のマスク工程（露光，現像工程）
で、良好なコンタクト特性を持ち、低コスト歩留まりの
アクティブマトリクス表示装置用の薄膜トランジスタを
提供出来る。また、主にプラズマＣＶＤで作成されるａ
-Si 薄膜トランジスタを例に実施例を記述したが、光Ｃ
ＶＤやイオンビーム堆積法による半導体薄膜やＰ-S:薄
膜やSi以外の半導体薄膜でも適用でき有効である。

【図面の簡単な説明】

第１図(a)〜(f)は、本発明の第１実施例である薄膜トラ
ンジスタの製造工程に沿った平面図、第２図(a)〜(f)
は、それぞれ第１図(a)〜(f)に対応する断面図、第３図
(a)〜(f)は、本発明の第２実施例である薄膜トランジス
タの製造工程に沿った断面図、第４図(a)〜(f)は、本発
明の第３実施例である薄膜トランジスタの製造工程に沿
った断面図、第５図(a)〜(e)は、本発明の第４実施例で
ある薄膜トランジスタの製造工程に沿った断面図、第６
図(a)〜(e)は、従来の薄膜トランジスタの製造工程に沿
った断面図である。１……絶縁基板２……ゲート電極２′……ゲート電極引出し部３……ゲート絶縁膜４……高抵抗半導体膜７……低抵抗半導体膜８……ドレイン電極９……ソース電極１２……金属膜１４……透明導電膜

Claims

【特許請求の範囲】

【請求項１】ａ）絶縁基板上に、ゲート電極とゲート電
極の引出し部を選択的に形成する第１工程ｂ）前記ゲート電極引出し部の一部をマスクして、ゲー
ト絶縁膜、高抵抗半導体膜、低抵抗半導体膜、金属膜を
連続して堆積する第２工程ｃ）前記ゲート電極上及びその近傍と、前記ゲート電極の引出し部上及びその近傍とに堆積され
た前記高抵抗半導体膜、低抵抗半導体膜、金属膜を、ほ
ぼ同一形状に残す第３工程ｄ）前記金属膜表面の酸化膜層を除去後、連続して透明
導電膜を堆積する第４工程ｅ）前記透明導電膜を画素電極を兼ねるソース電極とド
レイン電極配線とゲート電極引出し部に選択的に形成す
る第５工程ｆ）前記金属膜と低抵抗半導体膜を、前記透明導電膜を
マスクの一部として選択的に除去する第６工程とから成
る薄膜トランジスタの製造方法。
【請求項２】第３工程において、同一マスクにて金属膜
エッチング後、低抵抗半導体膜と高抵抗半導体膜をエッ
チングして、金属膜が高抵抗半導体膜と低抵抗半導体膜
よりも小さいパターンになるように再度金属膜をエッチ
ングすることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタの製造方法。
【請求項３】第３工程において、同一マスクにて金属膜
エッチング後、レジストが変形し、レジストの端部が上
記金属膜の端部よりも外側まで拡がる温度で熱処理し
て、低抵抗半導体膜と高抵抗半導体膜をエッチングする
ことを特徴とする特許請求の範囲第１項記載の薄膜トラ
ンジスタの製造方法。
【請求項４】第６工程において、第５工程終了後レジス
トが変形する温度で熱処理後、金属膜と低抵抗半導体膜
を選択的に除去することを特徴とする特許請求の範囲第
１項記載の薄膜トランジスタの製造方法。
【請求項５】前記高抵抗半導体膜の膜厚は５００Å以下
で、前記低抵抗半導体膜の膜厚は２００Å以下であるこ
とを特徴とする特許請求の範囲第１項記載の薄膜トラン
ジスタの製造方法。