JPH04324831A

JPH04324831A - 液晶表示装置の製造方法

Info

Publication number: JPH04324831A
Application number: JP3095742A
Authority: JP
Inventors: Koji Miyajima; 康志宮島; Giichi Hirose; 義一広瀬
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1991-04-25
Filing date: 1991-04-25
Publication date: 1992-11-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置の製造方法
に関し、特に液晶表示装置の歩留りを向上した液晶表示
装置の製造方法に関するものである。

【０００２】

【従来の技術】一般に液晶ディスプレイには、セグメン
ト表示とマトリックス表示の２種類があり、ここではマ
トリックス表示に関して述べてゆく。特にテレビ等の精
細な画像を表示する場合は、高い解像度の映像が求めら
れ、スイッチング素子をマトリックス状に配列したアレ
イを用いて、液晶を直接スイッチ駆動するアクティブ・
マトリックス表示が注目されるようになって来た。この
アクティブ・マトリックス表示は、ＭＯＳトランジスタ
アレイで駆動する方法、薄膜トランジスタアレイで駆動
する方法、バリスタ素子やＭＩＭ（ｍｅｔａｌ　　ｉｎ
ｓｕｌａｔｏｒ　　ｍｅｔａｌ）素子を用いて駆動する
方法に大別できる。以上の事柄は、例えば株式会社工業
調査会が発行した「液晶の最新技術」や日経ＢＰ社が発
行した「フラットパネル・ディスプレイ１９９１」等に
詳しく述べられている。

【０００３】これらの液晶ディスプレイは、画素数の向
上、歩留りの向上およびコストの低下等の色々な問題点
を解決し、飛躍的に改善してゆく必要がある。特に画素
数の向上を行うには、素子を微細化し、また素子を構成
する導電部や活性領域のコンタクト不良、断線、ショー
トの防止および特性改善等を至急に対策してゆく必要が
ある。以下にこれらの問題点を具体的に説明するために
、特開昭６２−２７６５２６号公報、ここではＴＦＴを
利用したアクティブ・マトリックス液晶表示装置で説明
されている、を活用しながら説明してゆく。

【０００４】先ず図１３において、図番（１０）はガラ
ス等の透明な絶縁基板である。この絶縁基板（１０）上
面に、ＩＴＯより成る透明導電膜（１１）およびＣｒ，
Ｎｉ，Ｍｏ等より成る金属膜（１２）を形成し、この積
層された各膜（１１），（１２）をフォトリソグラフィ
によりエッチングし、画素電極部（１３）をマトリック
ス状に形成する。またこの画素電極（１３）に対応する
ゲート電極（１４）およびゲートライン（１５）を形成
する。

【０００５】ここでは、レジスト塗布、露光、現像処理
により金属膜（１２）上にレジストパターンを形成し、
露出した金属膜（１２）および下層の透明電極（１１）
をエッチングし、ゲート電極（１４）、ゲートライン（
１５）および画素電極部（１３）を形成している。続い
て、図１４の如く、金属膜（１２）を覆うように、ゲー
ト絶縁膜（１６）および２層のアモルファスシリコン層
（１７），（１８）をプラズマ・ＣＶＤ法で連続して積
層形成する。ここでゲート絶縁膜（１６）はシリコン窒
化膜であり、アモルファスシリコン層は、活性アモルフ
ァスシリコン層（１７）とイオンをドープしたアモルフ
ァスシリコン層（１８）より成る。そして積層されたゲ
ート絶縁膜（１６）および２層のアモルファスシリコン
層（１７），（１８）をフォトリソグラフィにより処理
し、ここではゲート電極（１４）およびゲートライン（
１５）を覆う部分のみにゲート絶縁膜（１６）および２
層のアモルファスシリコン層（１７），（１８）が残る
ように処理する。

【０００６】次に図１５の如く、アモルファスシリコン
層（１７），（１８）を覆うようにアルミニウムを蒸着
し、フォトリソグラフィによりレジスト膜（１９）を形
成し、アルミニウムより成る金属膜（２０）をエッチン
グして、ドレイン電極（２１）、ドレインライン（２２
）およびソース電極（２３）を形成する。更に図１６に
示すように、レジスト膜（１９）を残した状態で、表面
に露出しているイオンをドープしたアモルファスシリコ
ン層（１８）および画素電極部（１３）の金属膜（１２
）を、エッチングで除去する。

【０００７】最後に、レジスト膜（１９）を取除くと図
１７の如く、絶縁基板（１０）の上面に透明な画素電極
（２４）が形成され、この画素電極（２４）に対応して
ＴＦＴが電気的に接続された状態に形成される。また液
晶装置は、図１２のように形成されている。中央のマト
リックス状に形成されている小さな四角形は、ＴＦＴお
よびこのＴＦＴ周囲に形成される表示電極、ゲートライ
ン（１００）、ドレインライン（１０１）、補助容量お
よび補助容量ライン（１０２）を一組としたものであり
、左右にはドレインライン（１０１）が伸び、ドレイン
端子（１０３）に接続され、この間には、救済ライン（
１０４）が横切って形成されている。一方、上下にはゲ
ートライン（１００）及び補助容量ライン（１０２）が
伸び、ゲートライン（１００）はゲート端子（１０５）
と接続され、補助容量ライン（１０２）は、ゲートライ
ン（１００）を横切るように接続ライン（１０６）で並
行に接続されている。このドレインライン（１０１）と
救済ライン（１０４）、接続ライン（１０６）とゲート
ライン（１００）はクロスするために、同層では形成で
きずクロスオーバーされている。

【０００８】

【発明が解決しようとする課題】以上述べたように、救
済ラインや接続ラインがあるためにクロスオーバーを設
ける必要がある。図１８はゲートライン（１５）と接続
ラインのクロスオーバーを示し、接続ラインよりもゲー
ト端子側にコンタクトホールを設けて、第２層目のゲー
ト端子導電材料とコンタクトしている。図１９は、ドレ
インライン（２２）と救済ラインのクロスオーバーを示
し、やはりコンタクトホールを２ケ所使用している。

【０００９】一方、画素数の増大に伴い、ゲートライン
およびドレインラインも増大するので、このコンタクト
ホールも増大し、しかもコンタクトホールが微小化して
ゆくために、コンタクトホールの形成不良、コンタクト
不良および工程数増加に伴う不良を招く問題があった。またゲート絶縁膜（１６）には、形成工程に於いてゴミ
等が原因で、ピンホールが発生し、このピンホールを介
して、ゲート（１４）とソース電極（２３）やドレイン
電極（２１）が短絡する問題があった。このピンホール
は一個も容認できず、歩留り低下の大きな要因となる。

【００１０】

【課題を解決するための手段】本発明は、前述の課題に
鑑みて成され、前記ＴＦＴのゲート上に形成される絶縁
層を、２工程で形成し、且つ後者の工程で形成される絶
縁層（４２）と前記ＴＦＴのアモルファスシリコン活性
層（４３）は、減圧または真空状態で連続して形成する
ことで解決するものである。

【００１１】また前の工程で絶縁層（４１）に形成され
るピンホールを介して、前記ＴＦＴのゲート（３６）を
エッチングすることで解決するものである。更には、ま
ずゲート端子（３３）およびドレイン端子（３４）を形
成し、この端子領域をマスクで覆うことで解決するもの
である。

【００１２】

【作用】図２および図３の如く、ホトレジスト（３５）
やメタルマスク（４０）より成るマスクで端子領域を覆
う結果、この端子領域に前もって形成されているゲート
端子（３３）やドレイン端子（３４）上には、何も形成
されない。例えば、図２に於いて、ゲート材料を被着す
るが、ドレイン端子（３４）上には、このゲート材料が
形成されず、また図３や図４に於いて、絶縁層（４１）
，（４２）、アモルファスシリコン活性層（４３）およ
びアモルファスシリコン・コンタクト層（４４）が形成
されないので、これ以降の工程に於いて、ドレインライ
ン（３９）とドレイン端子（３４）をコンタクト孔無し
に直接接続できる。

【００１３】一方、ゲート（３６）と一体で構成するゲ
ートライン（３７）は、図２に於いて、ゲート端子（３
３）の一端とゲートの形成工程時に直接接続できるので
、ゲート端子（３３）とゲートライン（３７）を接続す
るためのコンタクトホールが全く不要となる。また絶縁
層（４１），（４２）を２工程で形成し、後者の絶縁層
（４２）の形成工程で、前者の絶縁層（４１）に形成さ
れるピンホールを埋め込むことができる。しかしこの第
２の絶縁層（４２）でも無くすことができないピンホー
ル（４６）が形成された時は、前者の絶縁層（４１）に
形成されるピンホールを介してゲート（３６）をエッチ
ングし、このピンホールよりも大きく且つガラス基板（
３１）が露出したピンホール（４７）を形成することで
、ゲート（３６）とソース電極やドレイン電極との短絡
を完全に防止できる。

【００１４】

【実施例】以下本発明について説明する。前述の説明か
らも明らかな如く、本発明は、透明の絶縁性基板上にマ
トリックス状に形成されるスイッチング素子やこのスイ
ッチング素子と電気的に接続される行ラインまたは列ラ
インが複数の層に分けて形成される液晶装置、例えばＴ
ＦＴを用いたもの、ＴＦＤを用いたもの等において、優
れた効果を有する。先ず具体的に、ＴＦＴを使った液晶
装置の製造方法を図１から図７を参照しながら説明して
ゆく。

【００１５】まず、光を透過する絶縁性基板（３１）を
用意し、洗浄を行う。次に端子部以外にホトレジスト（
３２）を形成し、絶縁性基板（３１）全面に、端子材料
であるＩＴＯや金属等を被着し、ゲート端子（３３）お
よび／またはドレイン端子（３４）をエッチング法によ
り形成する。ここではリフトオフ法によって形成される
。（図１を参照）ここで前記端子材料が全面に形成され
ている絶縁性基板（３１）を予め業者から納入すると合
理的である。この際は、リフトオフ法では形成できない
。

【００１６】次にゲート、ゲートライン、接続ライン、
救済ライン、ストレージ電極および補助容量ライン等を
形成する工程がある。ここではホトリソグラフイ工程を
リフトオフ法と通常のホトリソグラフィ工程の２種で実
施できる。前者では、全面に耐熱性のホトレジスト（３
５）を塗布し、ゲート（３６）、ゲートライン（３７）
、接続ライン、救済ライン、ストレージ電極（３８）お
よび補助容量ライン（５６）等に対応するレジストを除
去したパターンを形成する。ここでゲートラインとゲー
ト端子を接続するために、ゲート端子端部上のレジスト
を除去してもよい。またドレイン端子はホトレジストで
覆われてもよい。しかしレジストを端子部に被着させた
場合、後のコンタクト不良につながるので、端子領域上
にはホトレジストを形成せずに、図３や図４の如く、ゲ
ート端子の端部が露出した状態となるリング状のメタル
マスクを端子領域に形成し、ゲート材料を被着しても良
い。

【００１７】ここでは、ゲート材料としてＣｒ，Ａｌお
よびＣｒをスパッタリング法で積層形成する。ここまで
を図２に示した。続いて、前記レジストの剥離を行う。図３に示すようにレジストは全て剥離され、同時にレジ
スト（３５）間に設けられたゲート（３６）、ゲートラ
イン（３７）およびストレージ電極（３８）が形成され
る。図８は、セルの拡大平面図であり、このゲート（３
６）およびゲートライン（３７）が上下に一点破線で示
されている。またストレージ電極（３８）が一点破線で
フィッシュボーンの様に上下に形成されている。

【００１８】本工程は本発明の特徴となる工程である。第１に、ドレイン端子（３４）上には、前記マスク（３
５）やメタルマスクの存在によって、端子表面にゲート
材料が被着されない。そのため後の工程の説明で明らか
となるが、図５や図６の如くドレインライン（３９）が
ドレイン端子（３４）表面上に延在でき、直接コンタク
ト孔なしに接続できる。

【００１９】第２に、ゲート端子（３３）も前述のドレ
イン端子（３４）と同様にコンタクト孔なしに形成でき
る。ここでは、図２の如くゲートライン（３７）と接続
される側のゲート端子（３３）端が露出するように前記
マスク（３５）を覆い、ゲートライン（３７）を形成す
る際に前記ゲートライン（３７）を前記露出領域上に延
在させて前記ゲート端子とコンタクトしている。

【００２０】第３の特徴は、いわゆるリフトオフ法にて
形成されるために、ゲート（３６）、ゲートライン（３
７）およびストレージ電極（３８）のステップはなだら
かに形成される。つまりレジスト（３５）がゲート材料
の形成の際に、壁となり、レジストと隣接した領域にゲ
ート材料が回り込みにくくなるためである。この特徴は
、図１の端子にも同様なことが言える。

【００２１】また後者の通常のホトリソグラフィでは、
まず端子領域にメタルマスクを形成した後、全面にゲー
ト材料を被着する。この後、メタルマスクを除去し、ゲ
ート、ゲートライン、接続ライン、救済ライン、ストレ
ージ電極および補助容量ライン等に対応する領域以外の
レジストを除去したパターンを形成する。ここでゲート
ラインとゲート端子を接続するためにゲート端子の全面
または一部とゲートライン上のレジストが一体となるよ
うにパターニングしても良い。更にドレイン端子は、表
面のエッチングを防止するために、レジストが覆われて
いる。

【００２２】続いてゲート材料をエッチングして、ゲー
ト材料で成るゲート、ゲートライン、接続ライン、救済
ライン、ストレージ電極および補助容量ライン等を所定
の形状にエッチングし、その後レジストを剥離する。そ
の結果、前者のリフトオフ法と同様のパターンが達成で
きる。続いて、図９の端子部、ここではゲート端子（３
３）およびドレイン端子（３４）を被うメタルマスク（
４０）を形成し、絶縁膜（４１）例えばシリコンチッカ
膜、を形成する（図３参照）続いて、前記シリコンチッ
カ膜（４１）に形成されたピンホールを介して前記ゲー
ト（３６）をエッチングし、このピンホールよりも大き
く、且つ絶縁性基板であるガラス基板（３１）の露出し
たピンホールを形成する。

【００２３】更に前記メタルマスク（４０）を設け、前
記シリコンチッカ膜（４１）と同一材料の絶縁層（４２
）、アモルファスシリコン活性層（４３）、アモルファ
スシリコン・コンタクト層（４４）およびＣｒ膜（４５
）を形成する。（図４参照）本工程は本発明の特徴とな
る工程である。先すピンホールの直接の原因は、工場内
のクリーン度が影響すると考えられる。シリコンチッカ
膜（４１）をＰ−ＣＶＤ成膜した場合、基板挿入、真空
排気、加熱、成膜、冷却、大気解放等色々な工程を経る
。従ってこれらの工程を経た結果、ピンホールレスが一
番好ましいが、中にはピンホールを有するものがある。

【００２４】そこで例えば硝酸第２セリウム・アンモニ
ウムとＨＣｌＯ４等を含んだ液でエッチングすると、ゲ
ート（３６）はエッチングされる。ここでゲート（３６
）に形成される領域は、ピンホールを介して形成される
ので、以下ピンホールと呼称してゆく。従ってこのピン
ホールエッチングにより、絶縁層（４１）に生じたピン
ホールに対応したピンホールがゲートにも形成される。またここでは、オーバーエッチングによりゲート（３６
）に形成されるピンホールは、絶縁層（４１）のピンホ
ールよりも大きく形成され、しかも絶縁性基板（３１）
が露出された状態で形成される。

【００２５】続いて前述の如く、再度シリコンチッカ膜
（４２）を形成する。このシリコンチッカ膜（４２）は
、別工程で形成されるので、仮にピンホールが形成され
ても、第１層目のシリコンチッカ膜（４１）のピンホー
ルと一致するとは限らない。従って第１層目のシリコン
チッカ膜（４１）のピンホールを埋め込むことが可能で
ある。

【００２６】ここでは、第１層および第２層ともシリコ
ンチッカ膜で形成しているが、第１層をＬＰ−ＣＶＤに
よりＳｉＯ２膜としてもよい。ＳｉＯ２膜はガラス基板
と組成が類似しているので、欠陥等の発生を防止できる
。また両者ともＳｉＯ２膜で形成してもよい。しかしピン
ホールの中には、図４の如く、第１層目のシリコンチッ
カ膜（４１）からアモルファスシリコン・コンタクト層
（４４）まで一連となったピンホール（４６）が生じる
場合がある。

【００２７】しかし、ピンホール（４６）下には、絶縁
性基板（３１）表面が露出し、サイズの大きいピンホー
ル（４７）が設けられるので、Ｃｒ層（４５）やこの上
層に形成される導電材料が被着されても、これらの材料
がピンホールを介して絶縁性基板（３１）上に点在する
だけで、ゲートとこれらの電極は電気的に分離される。

【００２８】ここでピンホールを介してゲートをエッチ
ングする工程は、第２層目の絶縁層（４２）が形成され
てからエッチングしても良い。しかしエッチング工程を
経るために、一度大気中に露出され、第２層目の絶縁層
（ＳｉＮｘ膜）（４２）表面に、酸化膜が極く薄く形成
されたり、水蒸気が吸着される。この結果、ＴＦＴ特性
を決定付けるアモルファスシリコン活性層（４３）と絶
縁層（４２）の界面に影響を与え、好ましいＴＦＴ動作
を得にくくなる。従って、本工程では、少なくとも、絶
縁層（４２）とアモルファスシリコン活性層（４３）を
Ｐ−ＣＶＤの同一工程で実施することが好ましい。つま
り減圧または真空状態であれば、界面へ影響を与えるこ
とが無いからである。

【００２９】前工程および本工程でメタルマスク（４０
）や耐熱性のホトレジストによるマスクを用いている理
由は、本発明の特徴を説明するものでありドレインライ
ン（３９）とドレイン端子（３４）、ゲートライン（３
７）とゲート端子（３３）を接続する際に、コンタクト
孔を形成しないためである。またＣＶＤ等で約３００度
まで上昇するためである。もしメタル以外でもこの高温
度に耐え得る材料があれば、これをマスクとしてもよい
。以下の工程で明らかとなるがマスクの使用により、端
子部に対応する領域には、絶縁膜（４１），（４２）、
アモルファスシリコン膜（４３），（４４）、クロム膜
（４５）が形成されていない。そのため、図５や図６の
導電材料を被着する工程に於いて、この導電材料を端子
が露出した領域へ延在できるので、コンタクト孔を省略
できる。

【００３０】続いて、前記メタルマスク（４０）を除去
し、ゲート（３６）上に、図８の長方形の実線で示され
ている形状を達成するために、フォトレジストの塗布、
露光、現像を行い、実質的にＴＦＴ（４８）の活性領域
に対応する領域のみを残した前記クロム膜（４５）、ア
モルファスシリコン（４４），（４３）をケミカルエッ
チング法で形成する。またここでは、ゲートライン（３
７）とドレインライン（３９）の交差部（４９）も実線
のようにエッチングする。続いて前記レジストを剥離す
る。

【００３１】続いて、ドレイン電極（５０）、このドレ
イン電極（５０）と一体のドレインライン（３９）、ソ
ース電極（５１）、このソース電極（５１）と一体の表
示電極（５２）をリフトオフ法により形成する。図５は
、この工程を示し、レジストは図番（５３）で示してあ
り、このレジスト（５３）が形成されてから、ここでは
ＩＴＯ（５４）を全面に形成している。

【００３２】更には、ドレイン電極（５０）、このドレ
イン電極（５０）と一体のドレインライン（３９）、ソ
ース電極（５１）上にＣｒとＡｌをスパッタリングによ
り形成する。本工程もリフトオフ法で形成され、レジス
トは図番（５５）で示してある。（図６参照）最後に、
通常のホトエッチング、例えばドライエッチングによっ
て、ＴＦＴのチャンネル領域に対応するＣｒ層およびア
モルファスシリコン・コンタクト層をエッチングして、
図７の如く構成する。

【００３３】以上の説明から明らかな様に、図２の如く
、ゲート端子（３３）上に直接ゲートライン（３７）を
延在しているので、コンタクト孔を不要とすることがで
きる。また図５や図６の如く、メタルマスク（４０）の
延在により、ドレインライン（３９）をドレイン端子（
３４）に延在できるため、やはりコンタクト孔を不要と
することができる。このコンタクト部を図１０や図１１
にも示す。端子（３３），（３４）の一部にライン（３
７），（３９）を延在させ、接続を良好にする接続手段
として、図６の工程で形成されたＣｒ層または／および
Ａｌ層を積層して図１０を達成している。また端子（３
３），（３４）とライン（３７），（３９）は離間し、
この間をＣｒ層または／およびＡｌ層を積層して図１１
を達成している。

【００３４】一方、補助容量ライン（５６）は、図１の
工程で第１層目に形成されるが、図９の如くクロスしな
い構成であり、しかも図２や図３のようにマスクで被わ
れているので、ゲートラインの端子部およびその近傍の
表面は絶縁膜（４１），（４２）で被われず露出してい
る。従って、コンタクトホールを形成せずにゲート端子
（３３）とゲートライン（３７）を電気的に接続できる
。

【００３５】ここで図９に示す救済ライン（５７）は図
２の工程において、ゲートと同一材料で構成され、第１
層に形成される。しかも図２、図３のようにマスク（４
０）によりドレイン端子領域の絶縁膜（４１），（４２
）が形成されないので、従来例とは異なりコンタクトホ
ールを形成せずに電気的にドレインラインとドレイン端
子を接続できる。

【００３６】

【発明の効果】以上の説明からも明らかな様に、マスク
を使用するため液晶表示装置の周辺に形成される端子領
域は、ゲート電極またはゲートラインの上層に形成され
る絶縁膜、アモルファスシリコン活性層、アモルファス
シリコン・コンタクト層等が形成されていないので露出
されている。

【００３７】接続ラインが、ゲート端子側とは対向した
位置に、ゲートラインよりも外側に形成されてあるので
、第１層目に形成されるゲートラインは、図２、図１０
および図１１の如くゲート端子とその表面を直接または
間接的に接続できる。そのためコンタクトホールは不要
となる。また従来例の図１８の如く、接続ラインが第２
層目にあっても、ゲートラインは第１層目に形成される
ので、露出領域でゲートライン自身をゲート端子とでき
、またゲート端子とその表面を直接接続できる。そのた
めコンタクトホールは不要となる。

【００３８】更に救済ラインは、第１層目に形成される
ので、上層のドレインラインは、図５、図１０および図
１１の如く、そのまま前記露出領域へ延在でき、ドレイ
ンラインとドレイン端子表面を直接コンタクトできる。また従来例の図１９の如く、救済ラインが第２層目に形
成されても、救済ラインとクロスする手前から第１層目
の導電体へコンタクトし、そのままこの導電体をドレイ
ン端子とでき、またドレイン端子とこの導電体表面と直
接コンタクトできる。従ってコンタクトホールを全く無
くせるか、または減少できる。

【００３９】またゲート上の絶縁層は、２層で形成され
るので、ピンホールの発生を防止でき、しかもゲートに
は、このピンホールよりも大きく且つ絶縁性基板表面が
露出したエッチング領域（ピンホール）を形成できるの
で、前記２層構成の絶縁層で防止できなかったピンホー
ルを介して、上層に形成される導電材料が被着されても
、この導電材料で成る電極とゲートは電気的に分離され
る。しかも第２層の絶縁層とアモルファスシリコン活性
層は、連続して減圧または真空雰囲気中で形成されるの
で、ＴＦＴの特性も良好に形成できる。

【図面の簡単な説明】

【図１】本発明にかかわる液晶表示装置の断面図である
。

【図２】本発明にかかわる液晶表示装置の断面図である
。

【図３】本発明にかかわる液晶表示装置の断面図である
。

【図４】本発明にかかわる液晶表示装置の断面図である
。

【図５】本発明にかかわる液晶表示装置の断面図である
。

【図６】本発明にかかわる液晶表示装置の断面図である
。

【図７】本発明にかかわる液晶表示装置の断面図である
。

【図８】本発明にかかわる液晶表示装置の平面図である
。

【図９】本発明にかかわる液晶表示装置の概略平面図で
ある。

【図１０】本発明にかかわる液晶表示装置のゲート端子
およびドレイン端子の接続を示す断面図である。

【図１１】本発明にかかわる液晶表示装置のゲート端子
およびドレイン端子の接続を示す断面図である。

【図１２】従来の液晶表示装置の概略平面図である。

【図１３】従来の液晶表示装置の断面図である。

【図１４】従来の液晶表示装置の断面図である。

【図１５】従来の液晶表示装置の断面図である。

【図１６】従来の液晶表示装置の断面図である。

【図１７】従来の液晶表示装置の断面図である。

【図１８】従来の液晶表示装置のクロス部を示す断面図
である。

【図１９】従来の液晶表示装置のクロス部を示す断面図
である。

【符号の説明】

３３　　　　ゲート端子３４　　　　ドレイン端子３６　　　　ゲート３７　　　　ゲートライン４０　　　　メタルマスク４１　　　　第１層目の絶縁層４２　　　　第２層目の絶縁層４３　　　　アモルファスシリコン活性層４４　　　　
アモルファスシリコン・コンタクト層４６　　　　ピン
ホール４７　　　　ピンホール

Claims

【特許請求の範囲】

【請求項１】　　透明な絶縁性基板上に複数のゲートラ
インおよび複数のドレインラインが形成され、この交点
にＴＦＴのスイッチング素子と表示電極がマトリックス
状に形成される液晶表示装置の製造方法において、前記
ＴＦＴのゲート上に形成される絶縁層は、２工程で形成
され、且つ後者の工程で形成される絶縁層と前記ＴＦＴ
のアモルファスシリコン活性層は、減圧または真空状態
で連続して形成されることを特徴とした液晶表示装置の
製造方法。
【請求項２】　　前記前者の工程と後者の工程の間に、
前記前者の工程の絶縁層に形成されるピンホールを介し
て、前記ＴＦＴのゲートをエッチングすることを特徴と
した請求項１記載の液晶表示装置の製造方法。
【請求項３】　　透明な絶縁性基板を用意する工程と、
前記絶縁性基板上にゲートを形成する工程と、前記ゲー
トを覆う絶縁層を形成する工程と、前記絶縁層と本質的
に同一材料の絶縁層、アモルファスシリコン活性層を減
圧または真空状態で連続して形成する工程と、前記アモ
ルファスシリコン・コンタクト層を形成する工程と、前
記アモルファスシリコン・コンタクト層上にソース電極
およびドレイン電極を形成する工程とを少なくとも有す
ることを特徴とした液晶表示装置の製造方法。
【請求項４】　　前記連続して絶縁層、アモルファスシ
リコン活性層を形成する工程の前に、前記ゲートを覆っ
た前記絶縁層に形成されるピンホールを介して、前記Ｔ
ＦＴのゲートをエッチングすることを特徴とした請求項
３記載の液晶表示装置の製造方法。
【請求項５】　　透明な絶縁性基板を用意する工程と、
前記絶縁性基板上の周囲にゲート端子およびドレイン端
子を形成する工程と、前記端子領域をマスクで覆い、前
記ゲート端子またはこの近傍に延在するゲートラインと
一体になるゲートを形成する工程と、前記端子領域をマ
スクで覆い、前記ゲートおよびゲートラインを覆う絶縁
層を形成する工程と、前記絶縁層に形成されたピンホー
ルを介して、前記ゲートにこのピンホールよりも大きな
ピンホールを形成する工程と、前記端子領域をマスクで
覆い、前記絶縁層と同一材料の絶縁層、アモルファスシ
リコン活性層およびアモルファスシリコン・コンタクト
層を、減圧または真空状態で連続して形成する工程と、
前記アモルファスシリコン活性層およびアモルファスシ
リコン・コンタクト層のエッチングを経て、前記ＴＦＴ
を形成する工程とを少なくとも有することを特徴とした
液晶表示装置の製造方法。