JPH01101668A - 薄膜トランジスタアレーの製造方法 - Google Patents
薄膜トランジスタアレーの製造方法Info
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- JPH01101668A JPH01101668A JP62260304A JP26030487A JPH01101668A JP H01101668 A JPH01101668 A JP H01101668A JP 62260304 A JP62260304 A JP 62260304A JP 26030487 A JP26030487 A JP 26030487A JP H01101668 A JPH01101668 A JP H01101668A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶等と組み合わせることによって画像表示装
置を構成する薄膜トランジスタアレーの製造方法に間す
るものである。
置を構成する薄膜トランジスタアレーの製造方法に間す
るものである。
従来の技術
近年、画像表示装置の平面化への期待が高まっており、
この分野の研究開発も非常に活発に行われている。その
中でも液晶を用いたフラットデイスプレィは商品化も進
められ有望視されている。
この分野の研究開発も非常に活発に行われている。その
中でも液晶を用いたフラットデイスプレィは商品化も進
められ有望視されている。
液晶をもちいたフラットデイスプレィの一つに半導体ス
イッチング嚢子と液晶光学嚢子より成る単位絵素を二次
元のマトリクス状に配列する方法がある。第４図はその
等価回路を示し、１６はＭＴ Ｓ （Ｍｅｔａｌ−Ｉｎ
ｓｕｌａｔｏｒ−５ｅｍｉｃｏｎｄｕｃｔｏｒ） ）ラ
ンジスタ、１７は液晶セル、２は走査信号線、６は映像
信号線である。走査信号線２にＭＩｓトランジスタがＯ
Ｎするように順次ゲート信号を印加し、映像信号線６よ
りゲート１ラインに対応した映像信号を液晶セル１７に
書き込ませる線順次走査によってＣＲＴと同等の機能が
賦与される。
イッチング嚢子と液晶光学嚢子より成る単位絵素を二次
元のマトリクス状に配列する方法がある。第４図はその
等価回路を示し、１６はＭＴ Ｓ （Ｍｅｔａｌ−Ｉｎ
ｓｕｌａｔｏｒ−５ｅｍｉｃｏｎｄｕｃｔｏｒ） ）ラ
ンジスタ、１７は液晶セル、２は走査信号線、６は映像
信号線である。走査信号線２にＭＩｓトランジスタがＯ
Ｎするように順次ゲート信号を印加し、映像信号線６よ
りゲート１ラインに対応した映像信号を液晶セル１７に
書き込ませる線順次走査によってＣＲＴと同等の機能が
賦与される。
ＭＩＳ）ランジスタ１６は単結晶シリコン、多結晶シリ
コン、非晶質シリコンまたは化合物半導体等を半導体層
として用いて作製される。ここでは低価格化と大面積化
が比較的容易と言われている非晶質シリコンを半導体層
として用いる場合の液晶デイスプレィの製造方法につい
て説明する。
コン、非晶質シリコンまたは化合物半導体等を半導体層
として用いて作製される。ここでは低価格化と大面積化
が比較的容易と言われている非晶質シリコンを半導体層
として用いる場合の液晶デイスプレィの製造方法につい
て説明する。
第２図はこの従来例の平面図を示し、第３図は第２図に
示された平面図のＡ−Ａ’縁線上断面図を示している。
示された平面図のＡ−Ａ’縁線上断面図を示している。
まず、ガラス板８上に第一の透明導電層１を選択的に被
着形成し、その後全面に第三の透明絶縁Ｎ９として例え
ば酸化シリコン層を被着する。次いでゲート電極と走査
信号線を兼ねる第一の金属層２を例えばＣｒで選択的に
被着形成する。その後、第一の透明絶縁層１０として例
えば窒化シリコン層と、ドナーまたはアクセプターとな
る不純物をほとんど含まない島状の非晶質シリコン半導
体層３Ｂと半導体の保護層として第二の絶縁層１１を例
えば窒化シリコン層をプラズマＣＶＤ法により選択的に
被着形成する。その後、通常のフォトリップラフイー法
により開口部５のレジストパターンを形成し、例えば弗
酸系のエツチング液を用いて窒化シリコンＮＩＯと酸化
シリコン層９を選択的に除去して開口部５を形成し、第
一の透明＃ＷｔＮＩの一部を露出する。このと１図示は
しないが、この薄膜トランジスタアレーの端部では走査
信号線２上の窒化シリコン層１０にも開口部が形成され
る。そして映像信号線とＭＩＳ）ランジスタのソースを
兼ねる第二の金属Ｎ６及びＭＩＳトランジスタのドレイ
ンと開口部５を介して透明導電層１とを接続する第二の
金属層７を例えばＡＩにより選択的に被着形成して薄膜
トランジスタアレーを得る。
着形成し、その後全面に第三の透明絶縁Ｎ９として例え
ば酸化シリコン層を被着する。次いでゲート電極と走査
信号線を兼ねる第一の金属層２を例えばＣｒで選択的に
被着形成する。その後、第一の透明絶縁層１０として例
えば窒化シリコン層と、ドナーまたはアクセプターとな
る不純物をほとんど含まない島状の非晶質シリコン半導
体層３Ｂと半導体の保護層として第二の絶縁層１１を例
えば窒化シリコン層をプラズマＣＶＤ法により選択的に
被着形成する。その後、通常のフォトリップラフイー法
により開口部５のレジストパターンを形成し、例えば弗
酸系のエツチング液を用いて窒化シリコンＮＩＯと酸化
シリコン層９を選択的に除去して開口部５を形成し、第
一の透明＃ＷｔＮＩの一部を露出する。このと１図示は
しないが、この薄膜トランジスタアレーの端部では走査
信号線２上の窒化シリコン層１０にも開口部が形成され
る。そして映像信号線とＭＩＳ）ランジスタのソースを
兼ねる第二の金属Ｎ６及びＭＩＳトランジスタのドレイ
ンと開口部５を介して透明導電層１とを接続する第二の
金属層７を例えばＡＩにより選択的に被着形成して薄膜
トランジスタアレーを得る。
上述の薄膜トランジスタアレーと一主面上に第二の透明
導電層１３を被着したガラス基板１２の両方にポリイミ
ド樹脂を塗布し硬化させた後、配向処理を行い、液晶１
４として例えばツイスト・ネマチック液晶を両基板閏に
封入し、さらに上下に偏光板１５を配置すれば良い。
導電層１３を被着したガラス基板１２の両方にポリイミ
ド樹脂を塗布し硬化させた後、配向処理を行い、液晶１
４として例えばツイスト・ネマチック液晶を両基板閏に
封入し、さらに上下に偏光板１５を配置すれば良い。
発明が解決しようとする問題点
しかしながら上記のような構成では、第一の透明絶縁層
被着前の洗浄不良、ハンドリング・ミス、或いは、被着
工程自身に起因する不良等により、第一の透明絶縁層に
ピンホールが生じ、ゲート・ソース間のショートによる
線欠陥、或は、例えば画質を良化させるために前段のゲ
ートを一方の電極とし第二の金属層と同じレベルにもう
一方の電極を形成して補助容量を形成した場合にはピン
ホールがあれば補助容量がバンクし、点欠陥の原因とな
る。また、第二の絶縁層は一般的には、第二の絶縁層と
なる絶縁層を被着後、フォトリソグラフィー法によりレ
ジストパターンを形成後、エツチングにより不要部分を
選択的に除去して形成するが、上記のような構成場合、
第一及び第二の絶縁層は共に窒化シリコンであるので第
一の半導体層にピンホールがあれば、第二の絶縁層のエ
ツチング時に第一の絶縁層もエツチングされ結果的に第
一の絶縁層にもピンホールが生じ、前述のような理由で
線欠陥、或いは、点欠陥が発生するという問題点を有し
ていた。
被着前の洗浄不良、ハンドリング・ミス、或いは、被着
工程自身に起因する不良等により、第一の透明絶縁層に
ピンホールが生じ、ゲート・ソース間のショートによる
線欠陥、或は、例えば画質を良化させるために前段のゲ
ートを一方の電極とし第二の金属層と同じレベルにもう
一方の電極を形成して補助容量を形成した場合にはピン
ホールがあれば補助容量がバンクし、点欠陥の原因とな
る。また、第二の絶縁層は一般的には、第二の絶縁層と
なる絶縁層を被着後、フォトリソグラフィー法によりレ
ジストパターンを形成後、エツチングにより不要部分を
選択的に除去して形成するが、上記のような構成場合、
第一及び第二の絶縁層は共に窒化シリコンであるので第
一の半導体層にピンホールがあれば、第二の絶縁層のエ
ツチング時に第一の絶縁層もエツチングされ結果的に第
一の絶縁層にもピンホールが生じ、前述のような理由で
線欠陥、或いは、点欠陥が発生するという問題点を有し
ていた。
本発明はかかる点に鑑み、たとえピンホールが発生して
もショートによる線欠陥、点欠陥の無い歩留まりの高い
薄膜トランジスタアレーの製造方法を提供することを目
的とする。
もショートによる線欠陥、点欠陥の無い歩留まりの高い
薄膜トランジスタアレーの製造方法を提供することを目
的とする。
問題点を解決するための手段
本発明は、前述の問題点を解決するため、第一の透明絶
縁層形成後以降で第二の金属層形成以前に第一の金属層
のエツチング液に浸漬する。望ましくは、第二の絶縁層
形成後で、半導体層とは異なる導電率を有するように不
純物を含んだ第二の半導体層を全面に被着する前に第一
の金属層のエツチング液夜に浸？責する。
縁層形成後以降で第二の金属層形成以前に第一の金属層
のエツチング液に浸漬する。望ましくは、第二の絶縁層
形成後で、半導体層とは異なる導電率を有するように不
純物を含んだ第二の半導体層を全面に被着する前に第一
の金属層のエツチング液夜に浸？責する。
作用
本発明は前記した構成により製造すると、ショートの原
因となるピンホールが発生しても、第一の金属層のエツ
チング液に浸漬することによりピンホール部の第一の金
属層がエツチングされ、ショートの原因とならない。従
って、ショートに起因する線欠陥、点欠陥の不良が低減
されるので、歩留まりの高い薄膜トランジスタアレーが
製造できる。
因となるピンホールが発生しても、第一の金属層のエツ
チング液に浸漬することによりピンホール部の第一の金
属層がエツチングされ、ショートの原因とならない。従
って、ショートに起因する線欠陥、点欠陥の不良が低減
されるので、歩留まりの高い薄膜トランジスタアレーが
製造できる。
実施例
第１図Ａ、 Ｂ、 Ｃは本発明の一実施例における
薄膜トランジスタアレーの主要プロセス毎の断面図を示
し、この図面を用いて説明する。
薄膜トランジスタアレーの主要プロセス毎の断面図を示
し、この図面を用いて説明する。
まず、 （Ａ）に示すごとく、ガラス基板８上に透明導
電層１として例えばＴ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ
−Ｏｘｉｄｅ）を選択的に被着形成し、その後全面に第
三の透明絶縁層９として例えば酸化シリコンを被着する
。次いでゲート電極と走査信号線を兼ねる第一の金属層
２を例えばＣｒ（膜厚は約１０００Ａ）で選択的に被着
形成する。その後例えばプラズマＣＶＤ法により全面に
第一の透明絶縁層１０として例えば窒化シリコン層と、
ドナーまたはアクセプタとなる不純物をほとんど含まな
い非晶質シリコン半導体層３Ａと、半導体の保護層であ
る第二の絶縁層として例えば窒化シリコン層を被着し、
引き続いて通常のフォトリソグラフィー及びエツチング
により絶縁層１１のパターンを形成する。
電層１として例えばＴ Ｔ Ｏ（Ｉｎｄｉｕｍ−Ｔｉｎ
−Ｏｘｉｄｅ）を選択的に被着形成し、その後全面に第
三の透明絶縁層９として例えば酸化シリコンを被着する
。次いでゲート電極と走査信号線を兼ねる第一の金属層
２を例えばＣｒ（膜厚は約１０００Ａ）で選択的に被着
形成する。その後例えばプラズマＣＶＤ法により全面に
第一の透明絶縁層１０として例えば窒化シリコン層と、
ドナーまたはアクセプタとなる不純物をほとんど含まな
い非晶質シリコン半導体層３Ａと、半導体の保護層であ
る第二の絶縁層として例えば窒化シリコン層を被着し、
引き続いて通常のフォトリソグラフィー及びエツチング
により絶縁層１１のパターンを形成する。
１８はピンホールである。そしてＣｒのエツチング液と
して例えば水（Ｈ２Ｏ）１００ＯＣＣに対して硝酸セリ
ウム（ＩＶ）アンモニウム（（ＮＨ４）２Ｃｅ （ＮＯ
ｉ）６）１５０ｇ及び過塩素酸（ｆ（Ｃ１０４）６０Ｃ
Ｃを溶解させたエツチング液に室温で、４分間浸漬する
。このエツチングによりＣｒがエツチングされる（Ｂ）
。この工程においてＣｒのピンホールエツジからの入り
込みは本発明者の測定によれば約１μｍであるので後の
工程でこのピンホール上に金属配線が位置してもショー
トにつながらない。１９はＣｒのエツチング部である。
して例えば水（Ｈ２Ｏ）１００ＯＣＣに対して硝酸セリ
ウム（ＩＶ）アンモニウム（（ＮＨ４）２Ｃｅ （ＮＯ
ｉ）６）１５０ｇ及び過塩素酸（ｆ（Ｃ１０４）６０Ｃ
Ｃを溶解させたエツチング液に室温で、４分間浸漬する
。このエツチングによりＣｒがエツチングされる（Ｂ）
。この工程においてＣｒのピンホールエツジからの入り
込みは本発明者の測定によれば約１μｍであるので後の
工程でこのピンホール上に金属配線が位置してもショー
トにつながらない。１９はＣｒのエツチング部である。
そして、ＰまたはＡｓ等の不純物を高濃度含む非晶質シ
リコン半導体層４を半導体−金属の電気的接触のオーミ
ック性を改善するために全面に被着する。非晶質シリコ
ン半導体層３ Ａ、窒化シリコン層１０及び酸化シリコ
ン層９上に通常のフォトリソグラフィー法で開口部５の
レジストパターンを形成し、例えば平行平板型のりアク
ティブイオンエツチング装置にて、エツチングして、第
一の透明導電層ｌを一部露出する。また、この時、図示
はしないが、この薄膜トランジスタアレーの端部では走
査信号線２上の窒化シリコン層１０にも開口部が形成さ
れ、Ｃｒが一部露出する。その後、映像信号線とＭｉｓ
）ランジスタのソースを兼ねる第二の金属層６およびＭ
ｉｓ）ランジスタのドレインと開口部５を介して第一の
透明導電層１とを接続する第二の金属ｒＮ７の材料とし
て例えばＡＩを全面に被着後、ソース・ドレインのレジ
ストパターンを形成してソース・ドレインのレジストパ
ターンをマスクとしてＡ１をエツチングにより選択的に
除去した後、このソース・ドレインのレジストパターン
（即ち、第二の金属Ｎ６および７）をマスクとしてＰま
たはＡｓ等の不純物を高濃度含む非晶質シリコン半導体
層４を例えば、弗硝酸系のエツチング液によって選択的
に除去し、これと連続的にソース・ドレインのレジスト
パターン（即ち、第二の金属Ｎ６および７）と第二の絶
ｆ＆＃１１をマスクとして、非晶質シリコン層３Ａも選
択的に除去し、最後にレジストを除去すれば薄膜トラン
ジスタアレーが完成される。（Ｃ）この時、同時に前述
した薄膜トランジスタアレー端部の開口部を介して走査
信号線２の取り出し電極も形成されろ。
リコン半導体層４を半導体−金属の電気的接触のオーミ
ック性を改善するために全面に被着する。非晶質シリコ
ン半導体層３ Ａ、窒化シリコン層１０及び酸化シリコ
ン層９上に通常のフォトリソグラフィー法で開口部５の
レジストパターンを形成し、例えば平行平板型のりアク
ティブイオンエツチング装置にて、エツチングして、第
一の透明導電層ｌを一部露出する。また、この時、図示
はしないが、この薄膜トランジスタアレーの端部では走
査信号線２上の窒化シリコン層１０にも開口部が形成さ
れ、Ｃｒが一部露出する。その後、映像信号線とＭｉｓ
）ランジスタのソースを兼ねる第二の金属層６およびＭ
ｉｓ）ランジスタのドレインと開口部５を介して第一の
透明導電層１とを接続する第二の金属ｒＮ７の材料とし
て例えばＡＩを全面に被着後、ソース・ドレインのレジ
ストパターンを形成してソース・ドレインのレジストパ
ターンをマスクとしてＡ１をエツチングにより選択的に
除去した後、このソース・ドレインのレジストパターン
（即ち、第二の金属Ｎ６および７）をマスクとしてＰま
たはＡｓ等の不純物を高濃度含む非晶質シリコン半導体
層４を例えば、弗硝酸系のエツチング液によって選択的
に除去し、これと連続的にソース・ドレインのレジスト
パターン（即ち、第二の金属Ｎ６および７）と第二の絶
ｆ＆＃１１をマスクとして、非晶質シリコン層３Ａも選
択的に除去し、最後にレジストを除去すれば薄膜トラン
ジスタアレーが完成される。（Ｃ）この時、同時に前述
した薄膜トランジスタアレー端部の開口部を介して走査
信号線２の取り出し電極も形成されろ。
この後、本発明による薄膜トランジスタアレーを用いて
液晶デイスプレィが構成される。
液晶デイスプレィが構成される。
以上のように、第二の絶縁層１１を通常のフォトリソグ
ラフィー及びエツチングにより形成後で、かつ、Ｐまた
はＡｓ等の不純物を高濃度含む非晶質シリコン半導体層
を被着する前に、Ｃｒのエツチング液として例えば水（
Ｈ２Ｏ）１００ＯＣＣに対して硝酸セリウム（ＩＶ）ア
ンモニウム（（ＮＨ４） ２Ｃｅ （ＮＯ３） ｓ）
１５０ ｇ及び過塩素酸（ＨＣＩＯｎ）６０ｃｃを溶解
させたエツチング液に室温で、４分間浸漬する。このエ
ツチングによるＣｒのピンホールエツジからの入り込み
量は本発明者の測定によれば約１μ市であるので後の工
程でこのピンホール上に金属配線が位置しても、第１図
Ｃからも明かなようにショートにつながらない。
ラフィー及びエツチングにより形成後で、かつ、Ｐまた
はＡｓ等の不純物を高濃度含む非晶質シリコン半導体層
を被着する前に、Ｃｒのエツチング液として例えば水（
Ｈ２Ｏ）１００ＯＣＣに対して硝酸セリウム（ＩＶ）ア
ンモニウム（（ＮＨ４） ２Ｃｅ （ＮＯ３） ｓ）
１５０ ｇ及び過塩素酸（ＨＣＩＯｎ）６０ｃｃを溶解
させたエツチング液に室温で、４分間浸漬する。このエ
ツチングによるＣｒのピンホールエツジからの入り込み
量は本発明者の測定によれば約１μ市であるので後の工
程でこのピンホール上に金属配線が位置しても、第１図
Ｃからも明かなようにショートにつながらない。
従って、ショートによる線欠陥、点欠陥の少ない歩留ま
りが高い薄膜トランジスタアレーが製造できる。
りが高い薄膜トランジスタアレーが製造できる。
尚、上記実施例では、第二の絶縁層１１を通常のフォト
リソグラフィー及びエツチングにより形成後で、かつ、
ＰまたはＡｓ等の不純物を高濃度含む非晶質シリコン半
導体Ｎ４を被着する前に、Ｃｒのエツチング液に浸漬し
たが、上記実施例のプロセスの場合はこれが最も効果的
である。なぜならば、これより前の工程でＣｒエツチン
グ液に浸漬すると、もし、非晶質シリコン半導体層にピ
ンホールがあれば第一の透明絶！を層１０と第二の絶縁
Ｎ１１は共に窒化シリコンであるので、第二の絶Ｉｉ！
層のエツチング時に第一の透明絶縁層１０もエツチング
され結果的に第一の透明絶縁層の窒化シリコンにもピン
ホールが生じショートの原因となる可能性がある。また
、ＰまたはＡｓ等の不純物を高濃度含む非晶質シリコン
半導体Ｎ４を被着後ではこの非晶質シリコン半導体層が
ピンホールを塞いでしまうのでピンホール内のＣｒをエ
ツチングすることができないのでやはりショートを防ぐ
ことができない。さらに、開口部形成後の場合はこの薄
膜トランジスタアレーの端部で走査信号線２上の窒化シ
リコンＮ１０にも開口部が形成され、取り出し電極とし
てのＣｒが一部露出するのでＣｒエツチング液に浸漬す
ることができないからである。
リソグラフィー及びエツチングにより形成後で、かつ、
ＰまたはＡｓ等の不純物を高濃度含む非晶質シリコン半
導体Ｎ４を被着する前に、Ｃｒのエツチング液に浸漬し
たが、上記実施例のプロセスの場合はこれが最も効果的
である。なぜならば、これより前の工程でＣｒエツチン
グ液に浸漬すると、もし、非晶質シリコン半導体層にピ
ンホールがあれば第一の透明絶！を層１０と第二の絶縁
Ｎ１１は共に窒化シリコンであるので、第二の絶Ｉｉ！
層のエツチング時に第一の透明絶縁層１０もエツチング
され結果的に第一の透明絶縁層の窒化シリコンにもピン
ホールが生じショートの原因となる可能性がある。また
、ＰまたはＡｓ等の不純物を高濃度含む非晶質シリコン
半導体Ｎ４を被着後ではこの非晶質シリコン半導体層が
ピンホールを塞いでしまうのでピンホール内のＣｒをエ
ツチングすることができないのでやはりショートを防ぐ
ことができない。さらに、開口部形成後の場合はこの薄
膜トランジスタアレーの端部で走査信号線２上の窒化シ
リコンＮ１０にも開口部が形成され、取り出し電極とし
てのＣｒが一部露出するのでＣｒエツチング液に浸漬す
ることができないからである。
また、Ｃｒ酸化物のエツチング液として例えば水１００
０ ｃ ｃに対して硝酸セリウム（ＩＶ）アンモニウム
１５０ｇ及び過塩素酸６０ｃｃを溶解させたエツチング
液を用いたが、これは組成比等を限定するものではなく
、例えば、製造工程の制御性を上げるために適度に水な
どで希釈して用いたり、混合比を変えても良い。また過
塩素酸を用いなくても良いし、過塩素酸の代わりに硝酸
等を用いても良い。また、上記のような硝酸セリウム（
ＩＶ）アンモニウム系のエツチング液の代わりに硫酸セ
リウム（ＩＶ）アンモニウム（（Ｎ’Ｈａ） ａｃ ｅ
（５０４）４・２ Ｈ２０）系のエツチング液を用いて
も良い。
０ ｃ ｃに対して硝酸セリウム（ＩＶ）アンモニウム
１５０ｇ及び過塩素酸６０ｃｃを溶解させたエツチング
液を用いたが、これは組成比等を限定するものではなく
、例えば、製造工程の制御性を上げるために適度に水な
どで希釈して用いたり、混合比を変えても良い。また過
塩素酸を用いなくても良いし、過塩素酸の代わりに硝酸
等を用いても良い。また、上記のような硝酸セリウム（
ＩＶ）アンモニウム系のエツチング液の代わりに硫酸セ
リウム（ＩＶ）アンモニウム（（Ｎ’Ｈａ） ａｃ ｅ
（５０４）４・２ Ｈ２０）系のエツチング液を用いて
も良い。
また、上記実施例では補助容量を設けなかったが、画質
を向上させるために補助容量となる電極の一方を例えば
ｌライン前のゲート電極（前段ゲ−ト）で代用し、第二
の透明絶縁１−を介して第二の金属層と同レベルにもう
一方の補助容量電極を設け、この電極と第一及び第三の
透明絶縁層に作成された開口部を介して第一の透明導電
層と電気的に接触させることにより補助容量を付加する
こともできる。
を向上させるために補助容量となる電極の一方を例えば
ｌライン前のゲート電極（前段ゲ−ト）で代用し、第二
の透明絶縁１−を介して第二の金属層と同レベルにもう
一方の補助容量電極を設け、この電極と第一及び第三の
透明絶縁層に作成された開口部を介して第一の透明導電
層と電気的に接触させることにより補助容量を付加する
こともできる。
発明の詳細
な説明したように、本発明によればショートによる線欠
陥、点欠陥が少なく、歩留まりの高い薄膜トランジスタ
アレーが製造できて、その実用上の効果は大きい。
陥、点欠陥が少なく、歩留まりの高い薄膜トランジスタ
アレーが製造できて、その実用上の効果は大きい。
第１図Ａ、 Ｂ、 Ｃは本発明による薄膜トランジ
スタアレーの一実施例の断面図で、第１図Ａは第二の絶
縁層形成後の断面図、第１図ＢはＣｒエツチング後の断
面図、第１図Ｃは薄膜トランジスタアレー完成後の断面
図、第２図は従来の薄膜トランジスタアレーで構成され
た液晶デイスプレィの概略平面図、第３図は同装置の概
略断面図、第４図は同装置の等価回路図である。 ｌ・・・第一の透明導電層（ｒＴｏ）、２・・・第一の
金属層（走査信号線、Ｃｒ）、３八・・・第一の半導体
層（非晶質シリコンを主成分とする半導体Ｐり、３Ｂ・
・・第一の半導体層（非晶質シリコンを主成分とする島
状の半導体層）、４・・・第二の半導体層（ＰまたはＡ
ｓ等の不純物を高濃度含む非晶質シリコン半導体層）、
５・・・開口部、６・・・第二の金属Ｎ（映像信号線、
ＡＩ）、７・・・第二の金属層（ドレイン電極、八１）
、８・・・ガラス基板、９・・・第三の透明絶縁層（＃
化シリコン）、１０・・・第一の透明絶縁Ｎ（窒化シリ
コン）、１１・・・第二の絶縁Ｎ（窒化シリコン）、１
２・・・ガラス基板、１３・・・第二の透明導電層、１
４・・・液晶層、１５・・・偏光板、１６・・・ＭＩＳ
）ランジスタ、１７・・・液晶セル、１８・・・ピンホ
ール。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 （Ａン 第２図 〜 第 ３ｒｌ！Ｊ 第４図
スタアレーの一実施例の断面図で、第１図Ａは第二の絶
縁層形成後の断面図、第１図ＢはＣｒエツチング後の断
面図、第１図Ｃは薄膜トランジスタアレー完成後の断面
図、第２図は従来の薄膜トランジスタアレーで構成され
た液晶デイスプレィの概略平面図、第３図は同装置の概
略断面図、第４図は同装置の等価回路図である。 ｌ・・・第一の透明導電層（ｒＴｏ）、２・・・第一の
金属層（走査信号線、Ｃｒ）、３八・・・第一の半導体
層（非晶質シリコンを主成分とする半導体Ｐり、３Ｂ・
・・第一の半導体層（非晶質シリコンを主成分とする島
状の半導体層）、４・・・第二の半導体層（ＰまたはＡ
ｓ等の不純物を高濃度含む非晶質シリコン半導体層）、
５・・・開口部、６・・・第二の金属Ｎ（映像信号線、
ＡＩ）、７・・・第二の金属層（ドレイン電極、八１）
、８・・・ガラス基板、９・・・第三の透明絶縁層（＃
化シリコン）、１０・・・第一の透明絶縁Ｎ（窒化シリ
コン）、１１・・・第二の絶縁Ｎ（窒化シリコン）、１
２・・・ガラス基板、１３・・・第二の透明導電層、１
４・・・液晶層、１５・・・偏光板、１６・・・ＭＩＳ
）ランジスタ、１７・・・液晶セル、１８・・・ピンホ
ール。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 （Ａン 第２図 〜 第 ３ｒｌ！Ｊ 第４図
Claims (14)
- （１）絶縁性基板上に第一の金属層が選択的に形成され
、前記第一の金属層上には、第一の透明絶縁層を介して
第一の半導体層を被着し、前記第一の透明絶縁層と前記
半導体層を介して前記第一の金属層上の一部に第二の絶
縁層を選択的に形成し、前記第一の半導体層上で前記第
一の金属層と一部重なり合うように一対の第二の金属層
が選択的に形成され、前記の一対の第二の金属層の一方
が選択的に形成された透明導電層と電気的に接触し、前
記第一の半導体層を前記第二の絶縁層及び前記第二の金
属層をマスクとしてエッチングにより選択的に除去し、
前記第一の透明絶縁層形成後以降で、かつ、前記第二の
金属層形成以前に前記第一の金属層のエッチング液に浸
漬することを特徴とする薄膜トランジスタアレーの製造
方法。 - （２）第二の絶縁層形成後に前記第一の金属層のエッチ
ング液に浸漬し、その後前記半導体層とは異なる導電率
を有するように不純物を含んだ第二の半導体層を全面に
被着し、前記第一及び第二のの半導体層上で前記第一の
金属層と一部重なり合うように選択的に形成された一対
の第二の金属層の一方が選択的に形成された透明導電層
と電気的に接触し、前記第二の半導体層を前記第二の金
属層をマスクとしてエッチングにより選択的に除去し、
前記第一の半導体層を前記第二の絶縁層及び前記第二の
金属層をマスクとしてエッチングにより選択的に除去す
ることを特徴とする特許請求の範囲第１項記載の薄膜ト
ランジスタアレーの製造方法。 - （３）第一の透明絶縁層は窒化シリコン、前記第三の透
明絶縁層は酸化シリコン、前記第一の半導体層はシリコ
ンを主成分とする非単結晶半導体であることを特徴とす
る特許請求の範囲第２項に記載の薄膜トランジスタアレ
ーの製造方法。 - （４）第一の金属層はＣｒであり、Ｃｒは少なくとも硝
酸セリウム（IV）アンモニウムまたは硫酸（リウム（I
V）アンモニウムを含む水溶液でエッチングすることを
特徴とする特許請求の範囲第３項に記載の薄膜トランジ
スタアレーの製造方法。 - （５）絶縁性基板上に透明導電層と第一の金属層が選択
的に形成され、前記第一の金属層上には、第一の透明絶
縁層を介して全面に第一の半導体層を被着し、前記第一
の透明絶縁層と前記半導体層を介して前記第一の金属層
上の一部に第二の絶縁層を選択的に形成し、前記第一の
金属層と前記透明導電層上に形成された前記第一の透明
絶縁層及び第一の半導体層には選択的に開口部が形成さ
れ、前記第一の半導体層上で前記第一の金属層と一部重
なり合うように一対の第二の金属層が選択的に形成され
、前記の一対の第二の金属層の一方は前記透明導電層と
開口部を介して電気的に接触し、前記第一の半導体層を
前記第二の絶縁層及び前記第二の金属層をマスクとして
エッチングにより選択的に除去し、前記第一の透明絶縁
層形成後以降で、かつ、前記開口部形成以前に前記第一
の金属層のエッチング液に浸漬することを特徴とする薄
膜トランジスタアレーの製造方法。 - （６）第二の絶縁層形成後で、かつ、開口部形成以前に
第一の金属層のエッチング液に浸漬することを特徴とす
る特許請求の範囲第５項記載の薄膜トランジスタアレー
の製造方法。 - （７）第二の絶縁層形成後に第一の金属層のエッチング
液に浸漬し、その後前記半導体層とは異なる導電率を有
するように不純物を含んだ第二の半導体層を全面に被着
し、前記第一、第三の透明絶縁層及び前記第一、第二の
半導体層には開口部が形成され、前記第一及び第二のの
半導体層上で前記第一の金属層と一部重なり合うように
選択的に形成された一対の第二の金属層の一方が前記開
口部を介して電気的に接触し、前記第二の半導体層を前
記第二の金属層をマスクとしてエッチングにより選択的
に除去し、前記第一の半導体層を前記第二の絶縁層及び
前記第二の金属層をマスクとしてエッチングにより選択
的に除去することを特徴とする特許請求の範囲第項６記
載の薄膜トランジスタアレーの製造方法。 - （８）第一の透明絶縁層は窒化シリコン、前記第三の透
明絶縁層は酸化シリコン、前記第一の半導体層はシリコ
ンを主成分とする非単結晶半導体であることを特徴とす
る特許請求の範囲第７項に記載の薄膜トランジスタアレ
ーの製造方法。 - （９）第一の金属層はＣｒであり、Ｃｒは少なくとも硝
酸セリウム（IV）アンモニウムまたは硫酸セリウム（I
V）アンモニウムを含む水溶液でエッチングすることを
特徴とする特許請求の範囲第８項に記載の薄膜トランジ
スタアレーの製造方法。 - （１０）絶縁性基板上に透明導電層が選択的に形成され
、前記透明導電層上には第三の透明絶縁層が形成され、
前記第三の透明絶縁層上には第一の金属層が選択的に形
成され、前記第一の金属層上には、第三の透明絶縁層を
介して全面に第一の半導体層を被着し、前記第一の透明
絶縁層と前記半導体層を介して前記第一の金属層上の一
部に第二の絶縁層を選択的に形成し、前記透明導電層上
に形成された前記第一、第三の透明絶縁層及び第一の半
導体層には開口部が形成され、前記第一の半導体層上で
前記第一の金属層と一部重なり合うように選択的に形成
された一対の第二の金属層の一方が前記開口部を介して
電気的に接触し、前記第一の半導体層を前記第二の絶縁
層及び前記第二の金属層をマスクとしてエッチングによ
り選択的に除去し、前記第一の透明絶縁層形成後以降で
、かつ、前記第二の金属層形成以前に前記第一の金属層
のエッチング液に浸漬することを特徴とする薄膜トラン
ジスタアレーの製造方法。 - （１１）第二の絶縁層形成後で、かつ、前記開口部形成
以前に前記第一の金属層のエッチング液に浸漬すること
を特徴とする特許請求の範囲第１０項記載の薄膜トラン
ジスタアレーの製造方法。 - （１２）前記第二の絶縁層形成後に前記第一の金属層の
エッチング液に浸漬し、その後前記半導体層とは異なる
導電率を有するように不純物を含んだ第二の半導体層を
全面に被着し、前記第一、第三の透明絶縁層及び前記第
一、第二の半導体層には開口部が形成され、前記第一及
び第二のの半導体層上で前記第一の金属層と一部重なり
合うように選択的に形成された一対の第二の金属層の一
方が前記開口部を介して電気的に接触し、前記第二の半
導体層を前記第二の金属層をマスクとしてエッチングに
より選択的に除去し、前記第一の半導体層を前記第二の
絶縁層及び前記第二の金属層をマスクとしてエッチング
により選択的に除去することを特徴とする特許請求の範
囲第項１１記載の薄膜トランジスタアレーの製造方法。 - （１３）第一の透明絶縁層は窒化シリコン、前記第三の
透明絶縁層は酸化シリコン、前記第一の半導体層はシリ
コンを主成分とする非単結晶半導体であることを特徴と
する特許請求の範囲第１２項に記載の薄膜トランジスタ
アレーの製造方法。 - （１４）第一の金属層はＣｒであり、Ｃｒは少なくとも
硝酸セリウム（IV）アンモニウムまたは硫酸セリウム（
IV）アンモニウムを含む水溶液でエッチングすることを
特徴とする特許請求の範囲第１３項に記載の薄膜トラン
ジスタアレーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260304A JPH01101668A (ja) | 1987-10-15 | 1987-10-15 | 薄膜トランジスタアレーの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260304A JPH01101668A (ja) | 1987-10-15 | 1987-10-15 | 薄膜トランジスタアレーの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01101668A true JPH01101668A (ja) | 1989-04-19 |
Family
ID=17346172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260304A Pending JPH01101668A (ja) | 1987-10-15 | 1987-10-15 | 薄膜トランジスタアレーの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01101668A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04299315A (ja) * | 1991-03-28 | 1992-10-22 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH04299316A (ja) * | 1991-03-28 | 1992-10-22 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH04324830A (ja) * | 1991-04-25 | 1992-11-13 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH04324831A (ja) * | 1991-04-25 | 1992-11-13 | Sanyo Electric Co Ltd | 液晶表示装置の製造方法 |
| JP2003074191A (ja) * | 2001-08-30 | 2003-03-12 | Matsui Kogyo Kk | 注入剤カセット用弾性ピストン体と該弾性ピストン体を用いた注入剤カセット |
| JP2008091487A (ja) * | 2006-09-29 | 2008-04-17 | Tsurumi Soda Co Ltd | 導電性高分子用エッチング液、及び、導電性高分子をパターニングする方法 |
| WO2011122206A1 (ja) * | 2010-03-30 | 2011-10-06 | 凸版印刷株式会社 | 積層体の製造方法及び積層体 |
-
1987
- 1987-10-15 JP JP62260304A patent/JPH01101668A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPWO2011122206A1 (ja) * | 2010-03-30 | 2013-07-08 | 凸版印刷株式会社 | 積層体の製造方法及び積層体 |
| US8669549B2 (en) | 2010-03-30 | 2014-03-11 | Toppan Printing Co., Ltd. | Method of manufacturing laminated body and laminated body |
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