WO2011122206A1 - 積層体の製造方法及び積層体 - Google Patents
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Definitions
- the present invention relates to a method for manufacturing a laminate having electrodes on both sides of an insulating film, for example, and the laminate.
- printable electronics that produce electronic members using printing technology have attracted attention.
- Printable electronics have advantages such as lower cost for apparatus and manufacturing than photolithography, and use of a plastic substrate because no vacuum or high temperature is required.
- an organic semiconductor that is soluble in an organic solvent is often used as a semiconductor material. This is because the semiconductor layer can be formed by a printing method.
- Patent Document 1 As a technique using an organic semiconductor that is soluble in an organic solvent as a semiconductor material, for example, a technique described in Patent Document 1 can be given.
- an organic semiconductor layer is formed by an inkjet method.
- a TFT using an organic semiconductor is called an organic TFT.
- the members constituting the TFT include electrodes and insulating films in addition to the semiconductor.
- the electrodes and insulating films are formed using a wet method such as a printing method or a coating technique. It is desirable.
- Examples of a technique for forming an electrode or an insulating film using a wet method include techniques described in Patent Document 2 and Patent Document 3.
- an electrode is formed using an inkjet method
- a gate insulating film is formed using a spin coating method.
- the gate insulating film is usually formed with a thickness of 1.0 [ ⁇ m] or less in order to obtain a driving voltage and a desired current value.
- a minute protrusion may be locally formed on the electrode formed by the technique described in Patent Document 2 and Patent Document 3.
- the electrode formed using the wet method often includes a local thick film portion due to the aggregation of ink, foreign matters formed from the environment and processes, and the like.
- the gate insulating film is formed by using the wet method, a difference in wettability with other parts due to foreign matters or the like existing in the electrode occurs in a part of the gate insulating film, There is a possibility that a portion that is not covered with the gate insulating film is formed in the “lower electrode”.
- the wet method such as spin coating method is inferior in shape followability to the base as compared with the dry method such as sputtering method. Therefore, if there are protrusions or foreign matter on the lower electrode, gate insulation There is a possibility that a portion not covered with the film is formed.
- the lower electrode has a portion not covered with the gate insulating film and the electrode (hereinafter referred to as “upper electrode”) is stacked on the gate insulating film, the lower electrode and the upper electrode are in contact with each other. Alternatively, since they are close to each other, there is a possibility that a short circuit or a leak may occur between the lower electrode and the upper electrode.
- the present invention provides a method for manufacturing a laminate and a laminate capable of suppressing a short circuit or a leak that occurs between a lower electrode and an upper electrode when an electrode or an insulating film is formed by a wet method. This is the issue.
- the invention described in claim 1 of the present invention is a method for manufacturing a laminate in which a basic insulating film covering the lower electrode is formed on the lower electrode formed on the substrate.
- the film thickness of the lower electrode in the uncovered portion of the lower electrode not covered with the basic insulating film is set to the lower electrode in the portion covered with the basic insulating film. It has a film thickness reduction part formation process which forms the film thickness reduction part made thinner than this film thickness.
- the invention described in claim 2 is the invention described in claim 1, wherein in the film thickness reduction portion forming step, the film thickness reduction portion is masked with the basic insulating film. It is characterized by being formed by etching.
- the invention described in claim 3 is the invention described in claim 2, wherein in the film thickness reduction portion forming step, the film thickness reduction portion is set to at least the basic insulating film. It is characterized in that it is formed by etching using the basic insulating film as a mask with a part formed.
- the invention described in claim 4 is the invention described in any one of claims 1 to 3, wherein at least one of the lower electrode and the basic insulating film is formed. It is formed by a wet method.
- the invention described in claim 5 is the invention described in any one of claims 1 to 4, wherein the foundation is used as a subsequent process of the film thickness reduction portion forming process.
- the invention described in claim 6 is the invention described in claim 5, wherein at least one of the laminated insulating film and the upper electrode is formed by a wet method. It is what.
- the invention described in claim 7 includes: a lower electrode formed on a substrate; and a basic insulating film formed on the substrate and covering the lower electrode on the substrate.
- the lower electrode is a laminate comprising: the lower electrode in a portion of the lower electrode where the thickness of the lower electrode in a portion not covered with the basic insulating film is covered with the basic insulating film It has a film thickness reduction part thinner than the film thickness.
- the invention described in claim 8 is the invention described in claim 7, wherein the stacked body is formed on the basic insulating film to reduce the basic insulating film and the film thickness. And a laminated insulating film covering the portion.
- the invention described in claim 9 is the invention described in claim 8, wherein the basic insulating film and the laminated insulating film are formed of the same material. To do.
- the invention described in claim 10 is the invention described in claim 8 or 9, wherein the stacked body is formed on the stacked insulating film, and the basic insulating film and the An upper electrode facing the lower electrode with a laminated insulating film interposed therebetween is provided.
- the invention described in claim 11 is the invention described in any one of claims 7 to 10, wherein the lower electrode is formed of a metal or a metal oxide. It is characterized by being.
- the invention described in claim 12 is the invention described in any one of claims 7 to 11, wherein the laminate is used for a thin film transistor. Is.
- the invention described in claim 13 is the invention described in claim 12, characterized in that the semiconductor layer of the thin film transistor is formed of an organic semiconductor. .
- the invention described in claim 14 is the invention described in any one of claims 7 to 11, wherein the multilayer body is used for a capacitor. Is.
- the invention described in claim 15 is the invention described in any one of claims 7 to 11, wherein the laminate is used at an intersection between wirings. It is characterized by.
- the invention described in claim 16 is the invention described in any one of claims 7 to 15, wherein the substrate has flexibility. Is.
- the invention described in claim 17 is the invention described in claim 16, characterized in that the flexible substrate is made of plastic. is there.
- the present invention when forming a film thickness reduction portion on the lower electrode, it becomes possible to remove protrusions formed on the lower electrode, foreign matters existing on the lower electrode, and the like on the basic insulating film.
- the pinhole thus formed can be covered with an insulating film formed on the basic insulating film and disposed between the lower electrode and the upper electrode. For this reason, it is possible to prevent contact between the lower electrode and the upper electrode, and to supply a method for manufacturing a laminate and a laminate that can suppress a short circuit and a leak that occur between the lower electrode and the upper electrode. It becomes possible to do.
- the effect of the first aspect of the present invention is to remove protrusions formed on the lower electrode, foreign matter existing on the lower electrode, etc. by forming a film thickness decreasing portion consisting of fine holes in the lower electrode. It becomes possible to do. For this reason, it is possible to form a gap due to the film thickness reduction portion between the lower electrode and the upper electrode, and it is possible to suppress contact or proximity between the lower electrode and the upper electrode. It is possible to suppress a short circuit or a leak that occurs between the upper electrodes.
- the effect of the invention described in claim 2 is that the film thickness reduced portion can be easily formed on the lower electrode by using etching for forming the film thickness decreased portion.
- the effect of the invention described in claim 3 is that, after forming at least a part of the basic insulating film, etching is performed using the basic insulating film as a mask, so that protrusions formed on the lower electrode or on the lower electrode are formed. It is possible to selectively etch existing foreign matters and the like.
- the effect of the invention described in claim 4 is that it is possible to reduce the cost of the laminated body by forming at least one of the lower electrode and the basic insulating film by a wet method.
- the effect of the invention described in claim 5 is that the laminated insulating film formed on the basic insulating film can suppress the contact between the lower electrode and the upper electrode, and a short circuit generated between the lower electrode and the upper electrode. It becomes possible to form a laminate that can suppress leakage and leakage.
- the effect of the invention described in claim 6 is that it is possible to reduce the cost of the laminated body by forming at least one of the laminated insulating film and the upper electrode by a wet method.
- the effect of the invention described in claim 7 is that the lower electrode has a film thickness decreasing portion composed of fine holes and the like, so that the structure of the laminate is present on the protrusion formed on the lower electrode or on the lower electrode. It is possible to adopt a configuration in which foreign substances to be removed are removed.
- the effect of the invention described in claim 8 is that by laminating the basic insulating film and the laminated insulating film, it becomes possible to use the basic insulating film as a mask at the time of etching the lower electrode, etc. It becomes possible to improve the property.
- the effect of the invention described in claim 9 is that after the base insulating film and the laminated insulating film are formed of the same material, the base insulating film is used as a mask, and after the thickness reduction portion is formed in the lower electrode by etching or the like, When laminating the laminated insulating film, it is possible to efficiently form the laminated insulating film also in the reduced thickness portion.
- the effect of the invention described in claim 10 is that the laminated insulating film formed on the basic insulating film makes it possible to suppress the contact between the lower electrode and the upper electrode, and a short circuit generated between the lower electrode and the upper electrode. It becomes possible to form a laminate that can suppress leakage and leakage.
- the eleventh aspect of the present invention by forming the lower electrode from a metal or a metal oxide, it is possible to easily form a reduced thickness portion on the lower electrode by an existing etching method. According to the twelfth aspect of the present invention, it is possible to obtain a highly reliable thin film transistor in which a short circuit and a leak generated between the lower electrode and the upper electrode are suppressed by using the stacked body for the thin film transistor. .
- the semiconductor layer is formed of an organic semiconductor, all the constituent members of the thin film transistor can be formed by a printing method, so that the cost of the thin film transistor can be reduced. It becomes. According to the fourteenth aspect of the present invention, it is possible to obtain a highly reliable capacitor in which a short circuit and a leak generated between the lower electrode and the upper electrode are suppressed by using the multilayer body for the capacitor. .
- the effect of the invention described in claim 15 is to obtain a highly reliable wiring in which a short circuit or a leak generated between the lower electrode and the upper electrode is suppressed by using the laminate at the intersection between the wirings. Is possible. According to the effect of the invention described in claim 16, when the substrate has flexibility, the structure of the laminate can be made flexible.
- the surface roughness increases due to protrusions and the like, and even when the lower electrode is formed, the surface The unevenness due to the roughness may cause a short circuit or a leak between the lower electrode and the upper electrode due to contact or proximity between the lower electrode and the upper electrode.
- the protrusion of the lower electrode caused by the protrusion of the flexible substrate can be reduced in thickness by etching, the lower electrode can be reduced by the reduced thickness. It is possible to suppress the contact between the upper electrode and the upper electrode, and it is possible to increase the effect of suppressing a short circuit or a leak that occurs between the lower electrode and the upper electrode.
- the effect of the invention described in claim 17 is that a flexible laminate can be obtained at low cost because the flexible substrate is made of plastic.
- FIG. 12A is a diagram illustrating a schematic configuration of one pixel of the thin film transistor array illustrated in FIG. 11, FIG. 12A is a diagram illustrating only a stacked body, and FIG. 12B is a diagram illustrating the entire thin film transistor array. It is the XIII-XIII sectional view taken on the line of FIG.12 (b). It is a figure which shows schematic structure of the thin-film transistor array using the laminated body of a comparative example.
- FIG. 1 is a diagram showing a schematic configuration of a laminate 1 in the present embodiment.
- 2 is a cross-sectional view taken along the line II-II in FIG.
- the laminated body 1 of this embodiment is provided with the board
- the substrate 2 is a plate-like member formed using plastic as a material, and has flexibility.
- the lower electrode 4 is formed on the substrate 2 using a metal or metal oxide as a material, and has a film thickness reduction portion 8.
- the description regarding the film thickness reduction part 8 is mentioned later.
- the reason why the material of the lower electrode 4 is a metal or a metal oxide is that the film thickness reducing portion 8 is easily formed in the lower electrode 4 by etching described later.
- Specific examples of metals and metal oxides include gold, silver, aluminum, copper, platinum, nickel, chromium, and indium tin oxide.
- the lower electrode 4 When the lower electrode 4 is formed by a wet method, a solution in which particles such as silver, gold, and palladium are dispersed is used as the material of the lower electrode 4.
- the basic insulating film 6 is formed on the lower electrode 4 and covers the lower electrode 4.
- the material for forming the basic insulating film 6 is not particularly limited, but it is preferable to use a material having resistance when the lower electrode 4 is etched to provide the film thickness reducing portion 8.
- the material for forming the basic insulating film 6 generally used polymer solution such as polyvinylphenol, polymethyl methacrylate, polyimide, polyvinyl alcohol, epoxy resin, particles such as alumina and silica gel are dispersed.
- polymer solution such as polyvinylphenol, polymethyl methacrylate, polyimide, polyvinyl alcohol, epoxy resin, particles such as alumina and silica gel are dispersed.
- examples include solutions.
- Specific examples of materials for forming the basic insulating film 6 include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, and titanium oxide. Examples include inorganic materials.
- a thin film film such as PET, PEN, or PES can be used as the basic insulating film 6.
- the method for forming the basic insulating film 6 is not particularly limited, and a dry method such as a vacuum deposition method, a sputtering method, or a CVD method, a wet method such as a spin coat or a slit die, or a method such as a laminate method is used. It can be used as appropriate.
- the film thickness reducing portion 8 is formed in a portion of the lower electrode 4 that is not covered with the basic insulating film 6. A method for forming the film thickness reducing portion 8 on the lower electrode 4 will be described later. Further, the film thickness reducing portion 8 is, for example, a through-hole penetrating the lower electrode 4 in the thickness direction (vertical direction in FIG. 2) or a surface facing the basic insulating film 6 of the lower electrode 4 (in FIG. 2). Then, it is a recessed part opened to an upper surface. FIG. 2 shows a state in which the film thickness reducing portion 8 is a through hole.
- the film thickness reducing portion 8 is a film of the lower electrode 4 in the portion of the lower electrode 4 where the thickness of the lower electrode 4 in the portion not covered with the basic insulating film 6 is covered with the basic insulating film 6. It is formed to be thinner than the thickness.
- the film thickness reducing portion 8 is a concave portion, the charge held in the capacitor or thin film transistor having the structure in which the film thickness reducing portion 8 includes the multilayer body 1 as compared with the case where the film thickness reducing portion 8 is a through hole.
- the influence on the voltage applied to the transistor portion is reduced.
- the size (opening area) of the film thickness reducing portion 8 is not particularly limited, but is preferably as small as possible, for example, about 50 [nm] to 5 [ ⁇ m]. This is because in the thin film transistor or capacitor having the stacked body 1, the size of the film thickness reducing portion 8 affects the charge held, the voltage applied to the transistor portion, and the like.
- a pin hole 10 that penetrates the basic insulating film 6 in the thickness direction is opened above the film thickness reducing portion 8. The pinhole 10 is generated when the basic insulating film 6 is formed on the lower electrode 4 due to a protrusion or a foreign substance.
- 3 and 4 are conceptual diagrams showing the steps of forming the basic insulating film 6 and the film thickness reducing portion 8 in the present embodiment.
- the manufacturing method of the laminated body of this embodiment is a part in which the film thickness of the lower electrode 4 in this part is covered with the basic insulating film 6 in the part of the lower electrode 4 that is not covered with the basic insulating film 6.
- the portion of the lower electrode 4 that is not covered with the basic insulating film 6 refers to, for example, the lower electrode 4 formed on the substrate 2 than other portions as shown in FIG. This also occurs when the protruding protrusion 12 is formed.
- the portion of the lower electrode 4 that is not covered with the basic insulating film 6 is, for example, a minute portion on the lower electrode 4 formed on the substrate 2 as shown in FIG. This occurs when foreign matter 14 such as fine dust is present.
- the base insulating film 6 is formed on the lower electrode 4 in a state where the protrusions 12 are formed on the lower electrode 4 formed on the substrate 2, for example, as shown in FIG. Of these, the base insulating film 6 is not formed in the portion where the protrusion 12 is formed. Therefore, the portion of the lower electrode 4 where the protrusion 12 is formed is a portion that is not covered with the basic insulating film 6.
- the formation of the basic insulating film 6 is inhibited by the protrusion 12. For this reason, a pinhole 10 is formed in a portion of the basic insulating film 6 that does not cover the lower electrode 4.
- the basic insulating film 6 is formed by a wet method as in the present embodiment, there is a possibility that the projection 12 is not covered with the basic insulating film 6 due to the leveling action, and the pinhole 10 is formed.
- the basic insulating film 6 is formed on the lower electrode 4 in the state where the foreign matter 14 is present on the lower electrode 4 formed on the substrate 2, for example, as shown in FIG.
- the base insulating film 6 is not formed on the portion of the electrode 4 where the foreign matter 14 exists. For this reason, the part where the foreign matter 14 exists in the lower electrode 4 is a part not covered with the basic insulating film 6.
- a pinhole 10 is formed in a portion of the basic insulating film 6 that does not cover the lower electrode 4. As shown in FIG. 3B and FIG. 4B, the pinhole 10 is formed in the basic insulating film 6, and the portion not covered with the basic insulating film 6 is formed in the lower electrode 4.
- the upper electrode (not shown) is formed on the basic insulating film 6 in a state where the lower electrode 4 and the upper electrode are in contact with each other, the lower electrode 4 and the upper electrode are in contact with or close to each other. May occur.
- the protrusion 12 (see FIG. 3) is formed by etching using the basic insulating film 6 as a mask after forming the basic insulating film 6 in the film thickness reducing portion forming step. And the foreign matter 14 (see FIG. 4) are removed, and the film thickness reducing portion 8 is formed in the lower electrode 4 (see FIG. 2). At this time, the pinhole 10 is opened above the film thickness reducing portion 8 in the basic insulating film 6 with the removal of the protrusion 12 and the foreign matter 14 (see FIG. 2).
- a method of forming the film thickness reduction portion 8 in the lower electrode 4 for example, a wet etching method, a dry etching method, or the like is preferably used.
- a case will be described in which the method of forming the film thickness reduction portion 8 in the lower electrode 4 is a wet etching method.
- a description will be given of a case where, in the film thickness reduction portion forming step, the film thickness reduction portion 8 is formed by etching using the basic insulating film 6 as a mask in a state where all of the basic insulating film 6 is formed. .
- the etching is not only microscopically in the film thickness direction of the lower electrode 4 but also on the surface of the substrate 2. It also proceeds in a direction parallel to (side etching). For this reason, when the method of forming the film thickness reducing portion 8 in the lower electrode 4 is a wet etching method, as shown in FIG. 2, the pin opened in the basic insulating film 6 serving as a mask as viewed from the side.
- the film thickness reduction portion 8 may be larger than the hole 10.
- the film thickness reducing portion 8 is formed in the lower electrode 4.
- the possibility that a short circuit or a leak occurs between the lower electrode 4 and the upper electrode can be suppressed. Become.
- the upper electrode is formed on the laminated insulating film.
- the film thickness reducing portion 8 is formed on the lower electrode 4, and the protrusion 12 and the foreign matter 14 are removed.
- the laminated insulating film formed on the basic insulating film 6 covers the basic insulating film 6 and the film thickness reducing portion 8 and also covers the pinhole 10 opened in the basic insulating film 6.
- the pinhole 10 is not formed in the insulating film constituted by the basic insulating film 6 and the laminated insulating film, and the insulating film (the basic insulating film) is formed on the lower electrode 4. 6 and the upper electrode can be formed on the insulating film in a state where there is no portion not covered with the laminated insulating film. For this reason, it is possible to suppress contact or proximity between the lower electrode 4 and the upper electrode, and it is possible to suppress a short circuit or a leak that occurs between the lower electrode 4 and the upper electrode.
- the lower electrode 4 is covered with the basic insulating film 6 in the thickness of the lower electrode 4 in the portion of the lower electrode 4 that is not covered with the basic insulating film 6.
- the film thickness reducing portion 8 is thinner than the film thickness of the lower electrode 4 in the portion.
- the film thickness reduction part 8 in the lower electrode 4 it becomes possible to remove the projection part 12 formed in the lower electrode, the foreign material 14 existing on the lower electrode 4, and the like. As a result, a gap due to the film thickness reducing portion 8 can be formed between the lower electrode 4 and the upper electrode, and contact or proximity between the lower electrode 4 and the upper electrode can be suppressed. It is possible to suppress a short circuit or a leak that occurs between the lower electrode 4 and the upper electrode.
- the lower electrode 4 is formed of a metal or a metal oxide. For this reason, it becomes possible to easily form the film thickness reduction portion 8 in the lower electrode 4 by an existing etching method. As a result, it is possible to improve the manufacturing efficiency of the laminate 1. Moreover, the manufacturing cost of the laminated body 1 can be reduced.
- substrate 2 since the board
- the protrusion 12 of the lower electrode 4 can be made the film thickness reduction part 8 by etching. As a result, the film thickness reducing portion 8 can suppress the contact between the lower electrode 4 and the upper electrode, thereby increasing the effect of suppressing a short circuit or a leak that occurs between the lower electrode 4 and the upper electrode. It becomes possible.
- the thickness of the lower electrode 4 in this portion is covered with the basic insulating film 6 in the portion of the lower electrode 4 that is not covered with the basic insulating film 6.
- a film thickness reduction part forming step of forming a film thickness reduction part 8 that is thinner than the film thickness of the lower electrode 4 in the portion it becomes possible to remove the projection part 12 formed in the lower electrode, the foreign material 14 existing on the lower electrode 4, and the like. As a result, there are no protrusions or foreign objects between the lower electrode 4 and the upper electrode, so that contact or proximity between the lower electrode 4 and the upper electrode can be suppressed. It is possible to suppress short circuits and leaks that occur between the two.
- the film thickness reduction part 8 is formed by the etching which used the basic insulating film 6 as a mask. For this reason, it is possible to easily form the film thickness reducing portion 8 in the lower electrode 4. As a result, it is possible to improve the manufacturing efficiency of the laminate 1. Moreover, the manufacturing cost of the laminated body 1 can be reduced.
- At least one of the lower electrode 4 and the basic insulating film 6 is formed by a wet method. As a result, the cost of the stacked body 1 can be reduced.
- the lower electrode 4 is formed of a metal or a metal oxide.
- the present invention is not limited to this, and the lower electrode 4 is formed of a material other than a metal and a metal oxide. May be.
- the substrate 2 is configured to have flexibility.
- the configuration is not limited to this, and the substrate 2 may be configured to have no flexibility. .
- a glass or quartz substrate may be used, or a metal substrate such as stainless steel may be used.
- the flexible substrate 2 is formed of plastic. However, the present invention is not limited to this, and the flexible substrate 2 is formed of a material other than plastic. May be.
- the film thickness reducing portion 8 is formed by etching using the basic insulating film 6 as a mask, but the present invention is not limited to this. It may be formed by a method other than etching using the basic insulating film 6 as a mask.
- the film thickness reduction portion 8 is etched using the base insulating film 6 as a mask in a state where all of the base insulating film 6 is formed.
- the present invention is not limited to this. That is, in the film thickness reduction portion forming step, the film thickness reduction portion 8 may be formed by etching using the basic insulating film 6 as a mask in a state where only a part of the basic insulating film 6 is formed. In this case, protrusions formed on the lower electrode 4 and foreign matters existing on the lower electrode 4 can be selectively etched.
- At least one of the lower electrode 4 and the basic insulating film 6 is formed by a wet method, but the present invention is not limited to this, and the lower electrode 4 and the basic insulating film are not limited thereto. At least one of 6 may be formed by a method other than the wet method.
- the present invention is not limited to this, and the upper electrode may be formed directly on the basic insulating film 6 without forming the laminated insulating film. Even in this case, it is possible to form a gap due to the film thickness reducing portion 8 between the lower electrode 4 and the upper electrode. For this reason, compared with the case where the lower electrode 4 does not have the film thickness reduction part 8, it becomes possible to suppress the contact or proximity
- FIG. 5 is a cross-sectional view showing a schematic configuration of the laminate 1 in the present embodiment.
- the stacked body 1 of the present embodiment includes a substrate 2, a lower electrode 4, a basic insulating film 6, and a stacked insulating film 16. Since the structure of the board
- the laminated insulating film 16 is formed on the basic insulating film 6 and covers the basic insulating film 6 and the film thickness reducing portion 8. Thereby, the surface (upper surface in FIG. 5) of the laminated insulating film 16 on the side opposite to the basic insulating film 6 is a uniform flat surface having no protruding portion.
- the laminated insulating film 16 is formed of the same material as the basic insulating film 6. Other configurations are the same as those of the first embodiment described above.
- the laminated insulating film 16 covers the basic insulating film 6 and the film thickness reducing portion 8 and covers the pinhole 10 opened in the basic insulating film 6. It becomes. That is, in the manufacturing method of the laminated body of this embodiment, the laminated insulating film 16 that covers the basic insulating film 6 and the film thickness reducing portion 8 is formed on the basic insulating film 6 as a subsequent process of the film thickness reducing portion forming process. A laminated insulating film forming step.
- the pinhole 10 is not formed in the insulating film constituted by the basic insulating film 6 and the laminated insulating film 16, as in the first embodiment described above.
- the upper electrode can be formed on the laminated insulating film 16 in a state where there is no portion of the lower electrode 4 that is not covered with the insulating film (the basic insulating film 6 and the laminated insulating film 16).
- the laminated body 1 of the present embodiment includes the laminated insulating film 16 that is formed on the basic insulating film 6 and covers the basic insulating film 6 and the film thickness reducing portion 8.
- the laminated insulating film 16 that is formed on the basic insulating film 6 and covers the basic insulating film 6 and the film thickness reducing portion 8.
- the basic insulating film 6 and the laminated insulating film 16 are formed of the same material.
- the film thickness reducing portion 8 is also efficiently laminated and insulated.
- the film 16 can be formed.
- the laminated insulating film 16 is formed by the wet method. As a result, the cost of the stacked body 1 can be reduced.
- the basic insulating film 6 and the laminated insulating film 16 are formed of the same material.
- the present invention is not limited to this, and the basic insulating film 6 and the laminated insulating film 16 are formed. , May be formed of different materials.
- FIG. 6 is a cross-sectional view showing a schematic configuration of the laminate 1 in the present embodiment.
- the stacked body 1 of the present embodiment includes a substrate 2, a lower electrode 4, a basic insulating film 6, a stacked insulating film 16, and an upper electrode 18. Since the configurations of the substrate 2, the lower electrode 4, the basic insulating film 6, and the laminated insulating film 16 are the same as those of the second embodiment described above, the description thereof is omitted.
- the upper electrode 18 is formed on the laminated insulating film 16 and faces the lower electrode 4 with the basic insulating film 6 and the laminated insulating film 16 interposed therebetween.
- Other configurations are the same as those of the second embodiment described above.
- laminate manufacturing method Next, with reference to FIGS. 1 to 6, a method for manufacturing the laminate 1 in the present embodiment will be described.
- the manufacturing method of the laminated body of the present embodiment after forming the laminated insulating film 16 on the basic insulating film 6 (see FIG. 5), the basic insulating film 6 and the laminated insulating film 16 are interposed on the laminated insulating film 16.
- the upper electrode 18 is formed so as to face the lower electrode 4 with being sandwiched.
- the basic insulating film 6 and the laminated insulating film 16 are sandwiched between the laminated insulating film 16 and the laminated insulating film forming process and the subsequent processes of the laminated insulating film forming process.
- the upper electrode forming step of forming the upper electrode 18 facing the lower electrode 4 is provided.
- the laminated insulating film 16 formed on the basic insulating film 6 covers the basic insulating film 6 and the film thickness reducing portion 8 and also covers the pinhole 10 opened in the basic insulating film 6. Therefore, in the manufacturing method of the laminated body 1 in the present embodiment, the pinhole 10 is not formed in the insulating film constituted by the basic insulating film 6 and the laminated insulating film 16, as in the first embodiment described above.
- the upper electrode 18 can be formed on the laminated insulating film 16 in a state where the lower electrode 4 does not have a portion not covered with the insulating film (the basic insulating film 6 and the laminated insulating film 16).
- the laminated body 1 of this embodiment is formed on the laminated insulating film 16 and is opposed to the lower electrode 4 with the basic insulating film 6 and the laminated insulating film 16 interposed therebetween. It has.
- the laminated insulating film 16 formed on the basic insulating film 6 can suppress the contact between the lower electrode 4 and the upper electrode 18, and a short circuit or a leak that occurs between the lower electrode 4 and the upper electrode 18. It becomes possible to form the laminated body 1 which can suppress this.
- the laminated insulating film 16 that covers the basic insulating film 6 and the reduced thickness portion 8 is formed on the basic insulating film 6 as a subsequent process of the reduced thickness portion forming step.
- an upper electrode is formed on the laminated insulating film 16 as a subsequent process of the laminated insulating film forming process, and the upper electrode 18 facing the lower electrode 4 is formed with the basic insulating film 6 and the laminated insulating film 8 interposed therebetween. It has a forming process.
- the laminated insulating film 16 formed on the basic insulating film 6 can suppress the contact between the lower electrode 4 and the upper electrode 18, and a short circuit or a leak that occurs between the lower electrode 4 and the upper electrode 18. It becomes possible to form the laminated body 1 which can suppress this.
- the upper electrode 18 is formed by the wet method. As a result, the cost of the stacked body 1 can be reduced.
- the upper electrode 18 is formed by a wet method.
- the present invention is not limited to this, and the upper electrode 18 may be formed by a method other than the wet method. .
- FIG. 7 is a diagram showing a schematic configuration of the thin film transistor 20 using the stacked body 1 in the present embodiment.
- 8 is a cross-sectional view taken along line VIII-VIII in FIG.
- the thin film transistor 20 using the stacked body 1 includes the stacked body 1 and a semiconductor layer 22. That is, the laminate 1 of this embodiment is used for the thin film transistor 20.
- the stacked body 1 includes a substrate 2, a lower electrode 4, a basic insulating film 6, a stacked insulating film 16, and an upper electrode 18.
- the lower electrode 4 constitutes a gate electrode or a capacitor electrode. That is, the laminated body 1 of this embodiment has a bottom gate structure. Since the other structure of the lower electrode 4 is the same as that of 3rd embodiment mentioned above, the description is abbreviate
- the upper electrode 18 includes a source electrode 18a and a drain electrode 18b. Since the other structure of the upper electrode 18 is the same as that of 3rd embodiment mentioned above, the description is abbreviate
- the semiconductor layer 22 is formed on the laminated insulating film 16 by using a wet method, and covers the entire upper electrode 18.
- the semiconductor layer 22 is formed using an organic semiconductor as a material.
- an organic semiconductor material or an oxide semiconductor material as the material of the semiconductor layer 22, and the semiconductor layer is formed by a wet method.
- an organic semiconductor is preferably used as a material when forming 22.
- the organic semiconductor materials include high molecular organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymers, and derivatives thereof, and pentacene, tetracene, copper phthalocyanine, perylene, and derivatives thereof. Such a low molecular organic semiconductor material can be used.
- organic semiconductor material carbon nanotubes, carbon compounds such as fullerene, semiconductor nanoparticle dispersion liquid, and the like can also be used as the semiconductor layer material.
- known methods such as gravure printing, offset printing, screen printing, and an ink jet method can be used.
- the organic semiconductor has low solubility in a solvent, and therefore, flexographic printing, reverse offset printing, inkjet method suitable for printing a low viscosity solution, It is desirable to use a dispenser. In particular, flexographic printing is most preferable because the printing time is short and the amount of ink used is small.
- a material for the oxide semiconductor for example, an oxide containing one or more elements of zinc, indium, tin, tungsten, magnesium, and gallium can be used.
- oxide semiconductor material such as zinc oxide, indium oxide, indium zinc oxide, tin oxide, tungsten oxide, and zinc gallium indium oxide (In—Ga—Zn—O) can be used.
- the structure of the oxide semiconductor material described above may be any of single crystal, polycrystal, microcrystal, crystal / amorphous mixed crystal, nanocrystal scattered amorphous, and amorphous.
- a film is formed using a sputtering method, a pulse laser deposition method, a vacuum evaporation method, a CVD method, a sol-gel method, or the like, and then a photolithography method or the like.
- a method of forming a pattern using a lift-off method or the like can be used.
- Other configurations are the same as those of the third embodiment described above.
- the laminated body 1 of this embodiment is used for the thin film transistor 20.
- the laminated body 1 is used for the thin film transistor 20.
- the semiconductor layer 22 of the thin film transistor 20 is formed of an organic semiconductor.
- the lower electrode 4 constitutes a gate electrode or a capacitor electrode, but the present invention is not limited to this.
- the lower electrode 4 may constitute a source electrode 4a and a drain electrode 4b. That is, the stacked body 1 may have a top gate structure.
- FIG. 9 is a diagram showing a schematic configuration of the thin film transistor 20 using the stacked body 1 in a modification of the present embodiment.
- FIG. 10 is a sectional view taken along line XX of FIG.
- the stacked body 1 has a bottom gate / bottom contact structure.
- the laminated body 1 was used for the thin film transistor 20, but the present invention is not limited to this, and the laminated body 1 may be used at intersections of capacitors and wirings. .
- the multilayer body 1 when used as a capacitor, it is possible to obtain a highly reliable capacitor in which a short circuit or a leak generated between the lower electrode 4 and the upper electrode 18 is suppressed.
- the laminated body 1 when used at the intersection between the wirings, it is possible to obtain a highly reliable intersection between the wirings in which short circuit and leakage occurring between the lower electrode 4 and the upper electrode 18 are suppressed. It becomes.
- the laminated body 1 was used for the thin film transistor 20, but the present invention is not limited to this, and the laminated body 1 is, for example, as shown in FIGS.
- the thin film transistor array 24 may include a combination of thin film transistors 20, capacitors, and wiring intersections.
- FIG. 11 is a figure which shows schematic structure of the thin-film transistor array 24 using the laminated body 1 in the modification of this embodiment.
- 12 is a diagram showing a schematic configuration for one pixel of the thin film transistor array 24 shown in FIG. 11.
- FIG. 12A is a diagram showing only the stacked body 1, and
- FIG. It is a figure which shows the array 24 whole.
- FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG.
- a gate electrode 4c, a gate wiring 4d, a capacitor electrode 4e, and a capacitor wiring 4f are shown as the lower electrode 4, respectively.
- a source electrode 18a, a drain electrode 18b, a source wiring 18c, and a pixel electrode 18d are shown.
- the substrate 2 was formed using soda lime glass.
- the lower electrode 4 (gate electrode) was formed on the substrate 2 by using chrome as a material and forming a film with a film thickness of 50 nm by EB vapor deposition.
- the lower electrode 4 was formed by using chromium as a material and patterning it into a desired shape by photolithography.
- the basic insulating film 6 was formed with a film thickness of 100 nm by a spin coating method using polyvinylphenol (manufactured by Aldrich) as a material.
- the substrate 2 on which was formed was immersed for 15 minutes.
- the laminated insulating film 16 was formed with a film thickness of 500 nm by a spin coating method using polyvinylphenol (manufactured by Aldrich) as a material.
- the semiconductor layer 22 was formed by forming a film by spin coating using a solution in which Lisicon SP200 (manufactured by Merck) was dissolved in tetralin (manufactured by Kanto Chemical Co.) to 1.0 mass%.
- Lisicon SP200 manufactured by Merck
- tetralin manufactured by Kanto Chemical Co.
- the substrate 2 was formed using a polyethylene naphthalate (PEN) film (manufactured by Teijin DuPont) as a material.
- PEN polyethylene naphthalate
- the lower electrode 4 was formed by using aluminum as a material, forming a film with a film thickness of 50 nm by EB vapor deposition, and patterning aluminum into a desired shape by photolithography.
- the basic insulating film 6 was formed with a film thickness of 100 nm by a spin coating method using polyimide (Neoprim manufactured by Mitsubishi Gas Chemical Company) as a material.
- the formed substrate 2 was formed by being immersed in an aqueous solution for 60 minutes.
- the laminated insulating film 16 was formed with a film thickness of 500 nm by a spin coating method using polyvinylphenol (manufactured by Aldrich) as a material.
- the semiconductor layer 22 was formed by forming a film by spin coating using a solution in which Lisicon SP200 (manufactured by Merck) was dissolved in tetralin (manufactured by Kanto Chemical) to 1.0 mass%.
- Lisicon SP200 manufactured by Merck
- tetralin manufactured by Kanto Chemical
- the substrate 2 was formed using a polyethylene naphthalate (PEN) film (manufactured by Teijin DuPont) as a material.
- PEN polyethylene naphthalate
- the basic insulating film 6 was formed with a film thickness of 100 nm by a spin coating method using polyvinylphenol (manufactured by Aldrich) as a material.
- the position and size of the film thickness reducing portion 8 shown in FIGS. 11 to 13 are schematically drawn and are different from the actual position and size.
- the laminated insulating film 16 was formed with a film thickness of 500 nm by a spin coating method using polyvinylphenol (manufactured by Aldrich) as a material.
- the semiconductor layer 22 uses a solution obtained by dissolving Lisicon SP200 (manufactured by Merck) as a material so as to be 1.0 mass% with tetralin (manufactured by Kanto Chemical Co., Ltd.). And dried for 60 minutes.
- the sealing layer 26 was formed by using Cytop (manufactured by Asahi Glass Co., Ltd.) as a material, printing a sealing pattern by flexographic printing, and drying at 100 ° C. for 90 minutes.
- the thin film transistor array 24 in which no short circuit or leakage occurs between the lower electrode 4 and the upper electrode 18 could be produced.
- FIG. 14 is a diagram showing a schematic configuration of a thin film transistor array 24 using the laminate 1 of the comparative example.
- the third electrode is the same as that described above except that the film thickness reducing portion 8 is not formed on the lower electrode 4 (gate electrode 4c, gate wiring 4d, capacitor electrode 4e, capacitor wiring 4f).
- a thin film transistor array 24 was manufactured using the same material and manufacturing method as in the example.
- the laminate 1 of the present invention it is possible to manufacture the thin film transistor 20 and the thin film transistor array 24 that do not cause a short circuit or a leak between the lower electrode 4 and the upper electrode 18. .
Abstract
Description
現在、半導体材料の主流はシリコン系であり、その製造方法としては、フォトリソグラフィーを用いたものが一般的である。
プリンタブルエレクトロニクスでは、半導体材料として、有機溶媒に可溶な有機半導体などを用いることが多い。これは、半導体層を印刷法により形成できるためである。
TFTを構成する部材としては、半導体以外に電極や絶縁膜があるが、コストの低いTFTを形成する上では、電極や絶縁膜を、印刷法やコーティング技術などのウェット法を用いて形成されることが望まれる。
ここで、例えば、有機TFTを用いてディスプレイなどを駆動する場合には、駆動電圧や所望の電流値を得るために、ゲート絶縁膜は、通常、1.0[μm]以下の厚みで形成される。
このような場合において、ウェット法を用いてゲート絶縁膜を形成すると、ゲート絶縁膜の一部に、電極に存在する異物などによる他の部分との濡れ性の差異が生じて、電極(以下、「下部電極」と記載する)に、ゲート絶縁膜で被覆されない部分が形成されてしまう可能性がある。
そして、下部電極にゲート絶縁膜で被覆されない部分が形成されている状態で、ゲート絶縁膜上に電極(以下、「上部電極」と記載する)を積層した状態では、下部電極と上部電極が接触または近接することとなるため、下部電極と上部電極の間で、ショートやリークが発生してしまう可能性がある。
本発明では、電極や絶縁膜をウェット法で形成した場合において、下部電極と上部電極との間で発生するショートやリークを抑制することが可能な、積層体の製造方法及び積層体を提供することを課題とする。
次に、本発明のうち、請求項3に記載した発明は、請求項2に記載した発明であって、前記膜厚減少部形成工程では、前記膜厚減少部を、前記基礎絶縁膜の少なくとも一部を形成した状態で、前記基礎絶縁膜をマスクとしたエッチングにより形成することを特徴とするものである。
次に、本発明のうち、請求項5に記載した発明は、請求項1から4のうちいずれか1項に記載した発明であって、前記膜厚減少部形成工程の後工程として、前記基礎絶縁膜上に、当該基礎絶縁膜及び前記膜厚減少部を被覆する積層絶縁膜を形成する積層絶縁膜形成工程を有し、前記積層絶縁膜形成工程の後工程として、前記積層絶縁膜上に、前記基礎絶縁膜及び前記積層絶縁膜を間に挟んで前記下部電極と対向する上部電極を形成する上部電極形成工程を有することを特徴とするものである。
次に、本発明のうち、請求項7に記載した発明は、基板上に形成された下部電極と、前記基板上において前記下部電極上に形成されて下部電極を被覆する基礎絶縁膜と、を備える積層体であって、前記下部電極は、前記下部電極のうち前記基礎絶縁膜で被覆されていない部分における前記下部電極の膜厚が、前記基礎絶縁膜で被覆されている部分における前記下部電極の膜厚よりも薄い膜厚減少部を有することを特徴とするものである。
次に、本発明のうち、請求項9に記載した発明は、請求項8に記載した発明であって、前記基礎絶縁膜と前記積層絶縁膜は、同一材料で形成されていることを特徴とするものである。
次に、本発明のうち、請求項11に記載した発明は、請求項7から10のうちいずれか1項に記載した発明であって、前記下部電極は、金属または金属酸化物で形成されていることを特徴とするものである。
次に、本発明のうち、請求項13に記載した発明は、請求項12に記載した発明であって、前記薄膜トランジスタの半導体層は、有機半導体で形成されていることを特徴とするものである。
次に、本発明のうち、請求項15に記載した発明は、請求項7から11のうちいずれか1項に記載した発明であって、前記積層体は、配線間の交差部に用いられることを特徴とするものである。
次に、本発明のうち、請求項17に記載した発明は、請求項16に記載した発明であって、前記可撓性を有する基板は、プラスチックで形成されていることを特徴とするものである。
このため、下部電極と上部電極との接触を防止することが可能となり、下部電極と上部電極の間で発生するショートやリークを抑制することが可能な、積層体の製造方法及び積層体を供給することが可能となる。
このため、下部電極と上部電極との間に、膜厚減少部による隙間を形成することが可能となり、下部電極と上部電極との接触または近接を抑制することが可能となるため、下部電極と上部電極の間で発生するショートやリークを抑制することが可能となる。
請求項3に記載した発明の効果は、基礎絶縁膜の少なくとも一部を形成した後に、基礎絶縁膜をマスクとしたエッチングを行うことで、下部電極に形成される突起部や、下部電極上に存在する異物などを、選択的にエッチングすることが可能となる。
請求項5に記載した発明の効果は、基礎絶縁膜上に形成した積層絶縁膜により、下部電極と上部電極との接触を抑制することが可能となり、下部電極と上部電極の間で発生するショートやリークを抑制することが可能な積層体を形成することが可能となる。
請求項7に記載した発明の効果は、下部電極が微細な孔などからなる膜厚減少部を有することにより、積層体の構成を、下部電極に形成される突起部や、下部電極上に存在する異物などが除去された構成とすることが可能となる。
請求項8に記載した発明の効果は、基礎絶縁膜と積層絶縁膜とを積層することにより、下部電極のエッチング時等に、基礎絶縁膜をマスクとすることが可能となり、積層絶縁膜において絶縁性を向上させることが可能となる。
請求項10に記載した発明の効果は、基礎絶縁膜上に形成した積層絶縁膜により、下部電極と上部電極との接触を抑制することが可能となり、下部電極と上部電極の間で発生するショートやリークを抑制することが可能な積層体を形成することが可能となる。
請求項12に記載した発明の効果は、積層体を薄膜トランジスタに用いることにより、下部電極と上部電極の間で発生するショートやリークが抑制された、信頼性の高い薄膜トランジスタを得ることが可能となる。
請求項14に記載した発明の効果は、積層体をキャパシタに用いることにより、下部電極と上部電極の間で発生するショートやリークが抑制された、信頼性の高いキャパシタを得ることが可能となる。
請求項16に記載した発明の効果は、基板が可撓性を有することにより、積層体の構成を、可撓性を有する構成とすることが可能となる。
しかしながら、本発明においては、可撓性を有する基板の突起物などに起因した下部電極の突起部を、エッチングにより膜厚減少部とすることが可能となるので、膜厚減少部により、下部電極と上部電極との接触を抑制することが可能となり、下部電極と上部電極の間で発生するショートやリークを抑制させる効果を増加させることが可能となる。
以下、本発明の第一実施形態(以下、「本実施形態」と記載する)について、図面を参照しつつ説明する。
まず、図1及び図2を用いて、本実施形態の積層体1の構成を説明する。
図1は、本実施形態における積層体1の概略構成を示す図である。また、図2は、図1のII‐II線断面図である。
本実施形態の積層体1は、図1及び図2中に示すように、基板2と、下部電極4と、基礎絶縁膜6を備えている。
基板2は、プラスチックを材料として形成された板状部材であり、可撓性を有している。
ここで、下部電極4の材料を金属または金属酸化物とした理由は、後述するエッチングにより、下部電極4へ、膜厚減少部8を容易に形成するためである。
また、金属や金属酸化物の具体例としては、金、銀、アルミニウム、銅、白金、ニッケル、クロム、インジウム錫酸化物などが挙げられる。
基礎絶縁膜6は、下部電極4上に形成されており、下部電極4を被覆している。
ここで、基礎絶縁膜6を形成する材料は、特に限定されるものではないが、下部電極4をエッチングして膜厚減少部8を設ける際に、耐性のある材料を用いることが好ましい。
また、基礎絶縁膜6を形成する材料の具体例としては、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料なども挙げられる。
また、基礎絶縁膜6の形成方法は、特に限定されるものではなく、真空蒸着法、スパッタリング法、CVDなどのドライ法や、スピンコート、スリットダイなどのウェット法、または、ラミネートなどの方法を適宜用いることが可能である。
また、膜厚減少部8は、例えば、下部電極4を厚さ方向(図2中では、上下方向)に貫通する貫通孔や、下部電極4の基礎絶縁膜6と対抗する面(図2中では、上面)に開口する凹部である。なお、図2中には、膜厚減少部8が貫通孔である状態を示している。
また、膜厚減少部8が凹部である場合、膜厚減少部8が貫通孔である場合と比較して、膜厚減少部8が、積層体1を有する構成のキャパシタや薄膜トランジスタにおいて保持する電荷や、トランジスタ部にかかる電圧などに与える影響は小さくなる。
なお、基礎絶縁膜6のうち、膜厚減少部8の上方には、基礎絶縁膜6を厚さ方向に貫通するピンホール10が開口している。このピンホール10は、下部電極4に突起部や異物等に起因して、基礎絶縁膜6を成膜した際に生じるものである。
以下、図1及び図2を参照しつつ、図3及び図4を用いて、本実施形態における積層体1の製造方法を説明する。
本実施形態の積層体の製造方法は、下部電極4のうち、基礎絶縁膜6で被覆されていない部分に、この部分における下部電極4の膜厚が、基礎絶縁膜6で被覆されている部分における下部電極4の膜厚よりも薄くなる膜厚減少部8を形成する、膜厚減少部形成工程を有する。
ここで、下部電極4のうち、基礎絶縁膜6で被覆されていない部分とは、例えば、図3(a)中に示すように、基板2上に形成した下部電極4に、他の部分よりも突出している突起部12が形成されている場合に発生する。
基板2上に形成した下部電極4に突起部12が形成されている状態で、下部電極4上に基礎絶縁膜6を形成すると、例えば、図3(b)中に示すように、下部電極4のうち突起部12が形成されている部分には、基礎絶縁膜6が形成されない。このため、下部電極4のうち突起部12が形成されている部分は、基礎絶縁膜6により被覆されていない部分となる。
図3(b)及び図4(b)中に示すように、基礎絶縁膜6にピンホール10が形成されており、下部電極4に、基礎絶縁膜6により被覆されていない部分が形成されている状態で、基礎絶縁膜6上に上部電極(図示せず)を形成すると、下部電極4と上部電極が接触または近接することとなるため、下部電極4と上部電極の間でショートやリークが発生してしまう可能性がある。
また、本実施形態では、膜厚減少部形成工程において、膜厚減少部8を、基礎絶縁膜6の全てを形成した状態で、基礎絶縁膜6をマスクとしたエッチングにより形成する場合について説明する。
基礎絶縁膜6上に上部電極を形成する際には、まず、基礎絶縁膜6上に積層絶縁膜を形成した後、積層絶縁膜上に上部電極を形成する。
ここで、本実施形態における積層体1の製造方法で製造された積層体1は、下部電極4に膜厚減少部8が形成されており、突起部12や異物14は除去されている。このため、基礎絶縁膜6上に形成する積層絶縁膜は、基礎絶縁膜6及び膜厚減少部8を被覆するとともに、基礎絶縁膜6に開口したピンホール10を被覆することとなる。
このため、下部電極4と上部電極との接触または近接を抑制することが可能となり、下部電極4と上部電極との間で発生するショートやリークを抑制することが可能となる。
以下、本実施形態の効果を列挙する。
(1)本実施形態の積層体1では、下部電極4が、下部電極4のうち基礎絶縁膜6で被覆されていない部分における下部電極4の膜厚が、基礎絶縁膜6で被覆されている部分における下部電極4の膜厚よりも薄い、膜厚減少部8を有している。
その結果、下部電極4と上部電極との間に、膜厚減少部8による隙間を形成することが可能となり、下部電極4と上部電極との接触または近接を抑制することが可能となるため、下部電極4と上部電極の間で発生するショートやリークを抑制することが可能となる。
このため、既存のエッチング法により、下部電極4へ膜厚減少部8を容易に形成することが可能となる。
その結果、積層体1の製造効率を向上させることが可能となる。また、積層体1の製造コストを低下させることが可能となる。
また、可撓性を有する基板2では、ガラス等の硬い材料で形成した基板と比較した場合に、基板の変形のために特にショートやリークを生じやすいが、基板2の突起物などに起因した下部電極4の突起部12を、エッチングにより膜厚減少部8とすることが可能となる。
その結果、膜厚減少部8により、下部電極4と上部電極との接触を抑制することが可能となるため、下部電極4と上部電極の間で発生するショートやリークを抑制させる効果を増加させることが可能となる。
このため、下部電極4に膜厚減少部8を形成する際に、下部電極に形成される突起部12や、下部電極4上に存在する異物14などを除去することが可能となる。
その結果、下部電極4と上部電極との間に、突起部や異物が存在しなくなるため、下部電極4と上部電極との接触または近接を抑制することが可能となり、下部電極4と上部電極の間で発生するショートやリークを抑制することが可能となる。
このため、下部電極4へ、膜厚減少部8を容易に形成することが可能となる。
その結果、積層体1の製造効率を向上させることが可能となる。また、積層体1の製造コストを低下させることが可能となる。
その結果、積層体1のコストを低下させることが可能となる。
以下、本実施形態の応用例を列挙する。
(1)本実施形態の積層体1では、下部電極4を、金属または金属酸化物で形成したが、これに限定するものではなく、下部電極4を、金属及び金属酸化物以外の材料で形成してもよい。
(2)本実施形態の積層体1では、基板2を、可撓性を有する構成としたが、これに限定するものではなく、基板2を、可撓性を有していない構成としてもよい。
この場合、例えば、ガラスや石英の基板を用いてもよく、ステンレス等の金属基板を用いてもよい。
(4)本実施形態の積層体の製造方法では、膜厚減少部8を、基礎絶縁膜6をマスクとしたエッチングにより形成したが、これに限定するものではなく、膜厚減少部8を、基礎絶縁膜6をマスクとしたエッチング以外の方法により形成してもよい。
この場合、下部電極4に形成される突起部や、下部電極4上に存在する異物などを、選択的にエッチングすることが可能となる。
以下、本発明の第二実施形態(以下、「本実施形態」と記載する)について、図面を参照しつつ説明する。
(構成)
まず、図1から図4を参照しつつ、図5を用いて、本実施形態の積層体1の構成を説明する。
本実施形態の積層体1は、図1及び図2中に示すように、基板2と、下部電極4と、基礎絶縁膜6と、積層絶縁膜16を備えている。
基板2と、下部電極4と、基礎絶縁膜6の構成は、上述した第一実施形態と同様であるため、その説明を省略する。
また、積層絶縁膜16は、基礎絶縁膜6と同一材料で形成されている。
その他の構成は、上述した第一実施形態と同様である。
以下、図1から図5を参照して、本実施形態における積層体1の製造方法を説明する。
本実施形態の積層体の製造方法は、基礎絶縁膜6を形成した後に、突起部12(図3参照)や異物14(図4参照)を除去するとともに、下部電極4に膜厚減少部8を形成(図2参照)した後に、基礎絶縁膜6上に積層絶縁膜16を形成する。
すなわち、本実施形態の積層体の製造方法は、膜厚減少部形成工程の後工程として、基礎絶縁膜6上に、基礎絶縁膜6及び膜厚減少部8を被覆する積層絶縁膜16を形成する、積層絶縁膜形成工程を有している。
その他の製造工程は、上述した第一実施形態と同様である。
以下、本実施形態の効果を列挙する。
(1)本実施形態の積層体1では、積層体1が、基礎絶縁膜6上に形成されて基礎絶縁膜6及び膜厚減少部8を被覆する積層絶縁膜16を備えている。
その結果、基礎絶縁膜6と積層絶縁膜16とを積層することにより、下部電極4のエッチング時等に、基礎絶縁膜6をマスクとすることが可能となり、積層絶縁膜16において、絶縁性を向上させることが可能となる。
その結果、基礎絶縁膜6をマスクとして、エッチング等により下部電極4に膜厚減少部8を形成した後、積層絶縁膜16を積層する際において、膜厚減少部8にも、効率良く積層絶縁膜16を形成することが可能となる。
その結果、積層体1のコストを低下させることが可能となる。
以下、本実施形態の応用例を記載する。
(1)本実施形態の積層体1では、基礎絶縁膜6と積層絶縁膜16とを、同一材料で形成したが、これに限定するものではなく、基礎絶縁膜6と積層絶縁膜16とを、異なる材料で形成してもよい。
以下、本発明の第三実施形態(以下、「本実施形態」と記載する)について、図面を参照しつつ説明する。
(構成)
まず、図1から図5を参照しつつ、図6を用いて、本実施形態の積層体1の構成を説明する。
本実施形態の積層体1は、図1及び図2中に示すように、基板2と、下部電極4と、基礎絶縁膜6と、積層絶縁膜16と、上部電極18を備えている。
基板2と、下部電極4と、基礎絶縁膜6と、積層絶縁膜16の構成は、上述した第二実施形態と同様であるため、その説明を省略する。
その他の構成は、上述した第二実施形態と同様である。
以下、図1から図6を参照して、本実施形態における積層体1の製造方法を説明する。
本実施形態の積層体の製造方法は、基礎絶縁膜6上に積層絶縁膜16を形成(図5参照)した後に、積層絶縁膜16上に、基礎絶縁膜6及び積層絶縁膜16を間に挟んで下部電極4と対向させて、上部電極18を形成する。
すなわち、本実施形態の積層体の製造方法は、積層絶縁膜形成工程と、積層絶縁膜形成工程の後工程として、積層絶縁膜16上に、基礎絶縁膜6及び積層絶縁膜16を間に挟んで下部電極4と対向する上部電極18を形成する、上部電極形成工程を有している。
ここで、基礎絶縁膜6上に形成されている積層絶縁膜16は、基礎絶縁膜6及び膜厚減少部8を被覆するとともに、基礎絶縁膜6に開口したピンホール10を被覆している。
したがって、本実施形態における積層体1の製造方法では、上述した第一実施形態と同様に、基礎絶縁膜6及び積層絶縁膜16により構成される絶縁膜にピンホール10が形成されておらず、下部電極4に、絶縁膜(基礎絶縁膜6及び積層絶縁膜16)により被覆されていない部分が存在しない状態で、積層絶縁膜16上に上部電極18を形成することが可能となる。
その他の製造工程は、上述した第二実施形態と同様である。
以下、本実施形態の効果を列挙する。
(1)本実施形態の積層体1では、積層体1が、積層絶縁膜16上に形成されて基礎絶縁膜6及び積層絶縁膜16を間に挟んで下部電極4と対向する、上部電極18を備えている。
その結果、基礎絶縁膜6上に形成した積層絶縁膜16により、下部電極4と上部電極18との接触を抑制することが可能となり、下部電極4と上部電極18の間で発生するショートやリークを抑制することが可能な積層体1を形成することが可能となる。
その結果、基礎絶縁膜6上に形成した積層絶縁膜16により、下部電極4と上部電極18との接触を抑制することが可能となり、下部電極4と上部電極18の間で発生するショートやリークを抑制することが可能な積層体1を形成することが可能となる。
その結果、積層体1のコストを低下させることが可能となる。
以下、本実施形態の応用例を記載する。
(1)本実施形態の積層体の製造方法では、上部電極18を、ウェット法で形成したが、これに限定するものではなく、上部電極18を、ウェット法以外の方法により形成してもよい。
以下、本発明の第四実施形態(以下、「本実施形態」と記載する)について、図面を参照しつつ説明する。
(構成)
まず、図1から図6を参照しつつ、図7及び図8を用いて、本実施形態の積層体1を用いた薄膜トランジスタ20の構成を説明する。
図7及び図8中に示すように、積層体1を用いた薄膜トランジスタ20は、積層体1と、半導体層22を備えている。すなわち、本実施形態の積層体1は、薄膜トランジスタ20に用いられている。
下部電極4は、ゲート電極またはキャパシタ電極を構成している。すなわち、本実施形態の積層体1は、ボトムゲート構造となっている。下部電極4のその他の構成は、上述した第三実施形態と同様であるため、その説明は省略する。
半導体層22は、ウェット法を用いて、積層絶縁膜16上に形成されており、上部電極18全体を被覆している。
ここで、有機半導体の材料としては、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子有機半導体材料を用いることが可能である。
有機半導体の印刷方法としては、グラビア印刷、オフセット印刷、スクリーン印刷およびインクジェット法など、公知の方法を用いることが可能である。
また、酸化物半導体の材料としては、例えば、亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物を用いることが可能である。
上述した酸化物半導体の材料の構造は、単結晶、多結晶、微結晶、結晶/アモルファスの混晶、ナノ結晶散在アモルファス、アモルファスのいずれであってもかまわない。
その他の構成は、上述した第三実施形態と同様である。
以下、本実施形態の効果を列挙する。
(1)本実施形態の積層体1では、積層体1を、薄膜トランジスタ20に用いている。
その結果、下部電極4と上部電極18の間で発生するショートやリークが抑制された、信頼性の高い薄膜トランジスタ20を得ることが可能となる。
その結果、薄膜トランジスタ20の構成部材全てを、印刷法により形成することが可能となるため、薄膜トランジスタ20のコストを低下させることが可能となる。
以下、本実施形態の応用例を列挙する。
(1)本実施形態の積層体の製造方法では、下部電極4が、ゲート電極またはキャパシタ電極を構成しているが、これに限定するものではなく、例えば、図9及び図10中に示すように、下部電極4が、ソース電極4a及びドレイン電極4bを構成していてもよい。すなわち、積層体1を、トップゲート構造としてもよい。なお、図9は、本実施形態の変形例における積層体1を用いた薄膜トランジスタ20の概略構成を示す図である。また、図10は、図9のX‐X線断面図である。
もっとも、半導体層22にエッチング等の影響を与えないためには、積層体1を、ボトムゲート・ボトムコンタクト構造とすることが好適である。
この場合、積層体1をキャパシタに用いると、下部電極4と上部電極18の間で発生するショートやリークが抑制された、信頼性の高いキャパシタを得ることが可能となる。
同様に、積層体1を配線間の交差部に用いると、下部電極4と上部電極18の間で発生するショートやリークが抑制された、信頼性の高い配線間の交差部を得ることが可能となる。
以下、図7及び図8を参照して、積層体1を用いた薄膜トランジスタ20の作製方法の実施例について説明する。
基板2は、ソーダライムガラスを用いて形成した。
下部電極4(ゲート電極)は、材料としてクロムを用い、EB蒸着法により、膜厚50nmで成膜して、基板2上に形成した。
下部電極4は、材料としてクロムを用い、フォトリソグラフィーにより所望の形状にパターニングして形成した。
膜厚減少部8は、エッチング液として「硝酸二アンモニウムセリウム:過塩素酸:水=34:16:150」の割合で混合した水溶液を用い、この水溶液中に、下部電極4及び基礎絶縁膜6を形成した基板2を15分間浸漬させて形成した。
積層絶縁膜16は、材料としてポリビニルフェノール(Aldrich社製)を用い、スピンコート法により膜厚500nmで形成した。
上部電極18(ソース電極18a、ドレイン電極18b)は、材料としてナノ銀インキ(住友電工社製ナノ銀:Aldrich社製ポリエチレングリコール#200=8:1(質量比))を用い、反転オフセット印刷法により印刷した後、180℃で1時間ベークさせて形成した。
以上の材料及び製造方法を用いて、薄膜トランジスタ20を作製した結果、下部電極4と上部電極18との間にショートやリークが発生しない薄膜トランジスタ20を作製することが出来た。
以下、図7及び図8を参照して、積層体1を用いた薄膜トランジスタ20の作製方法の実施例について説明する。
基板2は、材料としてポリエチレンナフタレート(PEN)フィルム(帝人デュポン社製)を用いて形成した。
下部電極4(ゲート電極)は、材料としてアルミニウムを用い、EB蒸着法により、膜厚50nmで成膜し、アルミニウムをフォトリソグラフィーにより所望の形状にパターニングして形成した。
膜厚減少部8は、エッチング液として「燐酸:硝酸:酢酸:水=85:5:5:5」の割合で混合した水溶液を用い、この水溶液中に、下部電極4及び基礎絶縁膜6を形成した基板2を60分間水溶液中に浸漬させて形成した。
積層絶縁膜16は、材料としてポリビニルフェノール(Aldrich社製)を用い、スピンコート法により膜厚500nmで形成した。
上部電極18(ソース電極18a、ドレイン電極18b)は、材料としてナノ銀インキ(住友電工社製ナノ銀:Aldrich社製ポリエチレングリコール#200=8:1(質量比))を用い、反転オフセット印刷法により印刷した後、180℃で1時間ベークさせて形成した。
以上の材料及び製造方法を用いて、薄膜トランジスタ20を作製した結果、第一実施例と同様、下部電極4と上部電極18との間にショートやリークが発生しない薄膜トランジスタ20を作製することが出来た。
以下、図11から図13を参照して、積層体1を用いた薄膜トランジスタアレイ24の作製方法の実施例について説明する。
基板2は、材料としてポリエチレンナフタレート(PEN)フィルム(帝人デュポン社製)を用いて形成した。
膜厚減少部8は、エッチング液として「燐酸:硝酸:酢酸:水=85:5:5:5」の割合で混合した水溶液を用い、下部電極4及び基礎絶縁膜6を形成した基板2を60分間水溶液中に浸漬させて形成した。
積層絶縁膜16は、材料としてポリビニルフェノール(Aldrich社製)を用い、スピンコート法により膜厚500nmで形成した。
封止層26は、材料としてサイトップ(旭硝子社製)を用い、フレキソ印刷により封止パターンを印刷した後、100℃で90分乾燥させて形成した。
以下、図14を用いて、積層体1を用いた薄膜トランジスタアレイ24の比較例について説明する。なお、図14は、比較例の積層体1を用いた薄膜トランジスタアレイ24の概略構成を示す図である。
比較例では、図14中に示すように下部電極4(ゲート電極4c、ゲート配線4d、キャパシタ電極4e、キャパシタ配線4f)に膜厚減少部8を形成していないこと以外は、上述した第三実施例と同様の材料及び製造方法を用いて、薄膜トランジスタアレイ24を作製した。
したがって、上述した第一及び第二実施例の薄膜トランジスタ20と、第三実施例の薄膜トランジスタアレイ24では、下部電極4に膜厚減少部8を形成しているため、下部電極4と上部電極18との間にショートやリークが発生していないが、これに対し、比較例の薄膜トランジスタアレイ24では、下部電極4に膜厚減少部8を形成していないため、下部電極4と上部電極18との間にショートが発生することが確認された。
Claims (17)
- 基板上に形成された下部電極上に、当該下部電極を被覆する基礎絶縁膜を形成する積層体の製造方法であって、前記下部電極のうち前記基礎絶縁膜で被覆されていない部分に、当該被覆されていない部分における前記下部電極の膜厚を、前記基礎絶縁膜で被覆されている部分における前記下部電極の膜厚よりも薄くする膜厚減少部を形成する膜厚減少部形成工程を有することを特徴とする積層体の製造方法。
- 前記膜厚減少部形成工程では、前記膜厚減少部を、前記基礎絶縁膜をマスクとしたエッチングにより形成することを特徴とする請求項1に記載した積層体の製造方法。
- 前記膜厚減少部形成工程では、前記膜厚減少部を、前記基礎絶縁膜の少なくとも一部を形成した状態で、前記基礎絶縁膜をマスクとしたエッチングにより形成することを特徴とする請求項2に記載した積層体の製造方法。
- 前記下部電極及び前記基礎絶縁膜のうち少なくとも一方を、ウェット法で形成することを特徴とする請求項1から3のうちいずれか1項に記載した積層体の製造方法。
- 前記膜厚減少部形成工程の後工程として、前記基礎絶縁膜上に、当該基礎絶縁膜及び前記膜厚減少部を被覆する積層絶縁膜を形成する積層絶縁膜形成工程を有し、前記積層絶縁膜形成工程の後工程として、前記積層絶縁膜上に、前記基礎絶縁膜及び前記積層絶縁膜を間に挟んで前記下部電極と対向する上部電極を形成する上部電極形成工程を有することを特徴とする請求項1から4のうちいずれか1項に記載した積層体の製造方法。
- 前記積層絶縁膜及び前記上部電極のうち少なくとも一方を、ウェット法で形成することを特徴とする請求項5に記載した積層体の製造方法。
- 基板上に形成された下部電極と、前記基板上において前記下部電極上に形成されて下部電極を被覆する基礎絶縁膜と、を備える積層体であって、前記下部電極は、前記下部電極のうち前記基礎絶縁膜で被覆されていない部分における前記下部電極の膜厚が、前記基礎絶縁膜で被覆されている部分における前記下部電極の膜厚よりも薄い膜厚減少部を有することを特徴とする積層体。
- 前記積層体は、前記基礎絶縁膜上に形成されて基礎絶縁膜及び前記膜厚減少部を被覆する積層絶縁膜を備えることを特徴とする請求項7に記載した積層体。
- 前記基礎絶縁膜と前記積層絶縁膜は、同一材料で形成されていることを特徴とする請求項8に記載した積層体。
- 前記積層体は、前記積層絶縁膜上に形成されて前記基礎絶縁膜及び前記積層絶縁膜を間に挟んで前記下部電極と対向する上部電極を備えることを特徴とする請求項8または9に記載した積層体。
- 前記下部電極は、金属または金属酸化物で形成されていることを特徴とする請求項7から10のうちいずれか1項に記載した積層体。
- 前記積層体は、薄膜トランジスタに用いられることを特徴とする請求項7から11のうちいずれか1項に記載した積層体。
- 前記薄膜トランジスタの半導体層は、有機半導体で形成されていることを特徴とする請求項12に記載した積層体。
- 前記積層体は、キャパシタに用いられることを特徴とする請求項7から11のうちいずれか1項に記載した積層体。
- 前記積層体は、配線間の交差部に用いられることを特徴とする請求項7から11のうちいずれか1項に記載した積層体。
- 前記基板は、可撓性を有することを特徴とする請求項7から15のうちいずれか1項に記載した積層体。
- 前記可撓性を有する基板は、プラスチックで形成されていることを特徴とする請求項16に記載した積層体。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2011800171423A CN102834914A (zh) | 2010-03-30 | 2011-03-01 | 层叠体的制造方法和层叠体 |
JP2012508158A JPWO2011122206A1 (ja) | 2010-03-30 | 2011-03-01 | 積層体の製造方法及び積層体 |
KR1020127025701A KR20130034015A (ko) | 2010-03-30 | 2011-03-01 | 적층체의 제조 방법 및 적층체 |
US13/629,133 US8669549B2 (en) | 2010-03-30 | 2012-09-27 | Method of manufacturing laminated body and laminated body |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010077098 | 2010-03-30 | ||
JP2010-077098 | 2010-03-30 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US13/629,133 Continuation US8669549B2 (en) | 2010-03-30 | 2012-09-27 | Method of manufacturing laminated body and laminated body |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2011122206A1 true WO2011122206A1 (ja) | 2011-10-06 |
Family
ID=44711935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2011/054640 WO2011122206A1 (ja) | 2010-03-30 | 2011-03-01 | 積層体の製造方法及び積層体 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8669549B2 (ja) |
JP (1) | JPWO2011122206A1 (ja) |
KR (1) | KR20130034015A (ja) |
CN (1) | CN102834914A (ja) |
TW (1) | TWI547979B (ja) |
WO (1) | WO2011122206A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9585424B2 (en) * | 2011-02-15 | 2017-03-07 | Brandon Solotoff | Brassiere configured to smoothly transition between at least two support/lift positions |
TWI445180B (zh) * | 2011-09-28 | 2014-07-11 | E Ink Holdings Inc | 陣列基板及使用其之顯示裝置 |
KR101988217B1 (ko) * | 2013-01-04 | 2019-06-12 | 엘지디스플레이 주식회사 | 유기 발광 다이오드 마이크로-캐비티 구조 및 그 제조 방법 |
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JP2005210086A (ja) * | 2003-12-26 | 2005-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH021134A (ja) * | 1988-03-08 | 1990-01-05 | Toshiba Corp | 薄膜半導体素子の製造方法 |
JPH11154734A (ja) * | 1997-11-21 | 1999-06-08 | Advantest Corp | 薄膜コンデンサの形成方法 |
KR100739366B1 (ko) * | 1999-12-20 | 2007-07-16 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 및 그 제조방법 |
JP4713818B2 (ja) | 2003-03-28 | 2011-06-29 | パナソニック株式会社 | 有機トランジスタの製造方法、及び有機el表示装置の製造方法 |
US7554121B2 (en) * | 2003-12-26 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Organic semiconductor device |
JP4816873B2 (ja) * | 2005-05-24 | 2011-11-16 | 凸版印刷株式会社 | 薄膜トランジスタの製造方法 |
JP5098153B2 (ja) * | 2005-11-01 | 2012-12-12 | 凸版印刷株式会社 | 有機トランジスタおよびその製造方法 |
JP2007266355A (ja) | 2006-03-29 | 2007-10-11 | Brother Ind Ltd | 有機トランジスタ及び有機トランジスタの製造方法 |
JP2008164881A (ja) * | 2006-12-28 | 2008-07-17 | Hitachi Displays Ltd | 表示装置およびその製造方法 |
CH705051B1 (fr) * | 2007-12-21 | 2012-12-14 | Swatch Group Res & Dev Ltd | Dispositif d'affichage à matrice active. |
JP2010080467A (ja) * | 2008-09-24 | 2010-04-08 | Ricoh Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、アクティブマトリクス型薄膜トランジスタアレイ、及びアクティブマトリクス駆動表示装置 |
-
2011
- 2011-03-01 WO PCT/JP2011/054640 patent/WO2011122206A1/ja active Application Filing
- 2011-03-01 JP JP2012508158A patent/JPWO2011122206A1/ja active Pending
- 2011-03-01 CN CN2011800171423A patent/CN102834914A/zh active Pending
- 2011-03-01 KR KR1020127025701A patent/KR20130034015A/ko active Search and Examination
- 2011-03-25 TW TW100110250A patent/TWI547979B/zh not_active IP Right Cessation
-
2012
- 2012-09-27 US US13/629,133 patent/US8669549B2/en not_active Expired - Fee Related
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---|---|---|---|---|
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JP2005210086A (ja) * | 2003-12-26 | 2005-08-04 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
Also Published As
Publication number | Publication date |
---|---|
US20130048972A1 (en) | 2013-02-28 |
CN102834914A (zh) | 2012-12-19 |
JPWO2011122206A1 (ja) | 2013-07-08 |
US8669549B2 (en) | 2014-03-11 |
KR20130034015A (ko) | 2013-04-04 |
TW201301355A (zh) | 2013-01-01 |
TWI547979B (zh) | 2016-09-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
WWE | Wipo information: entry into national phase |
Ref document number: 201180017142.3 Country of ref document: CN |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 11762446 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 2012508158 Country of ref document: JP |
|
ENP | Entry into the national phase |
Ref document number: 20127025701 Country of ref document: KR Kind code of ref document: A |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 11762446 Country of ref document: EP Kind code of ref document: A1 |