KR100839301B1

KR100839301B1 - 유기박막 트랜지스터 및 그 제조방법

Info

Publication number: KR100839301B1
Application number: KR1020070003250A
Authority: KR
Inventors: 이영희; 윤상수; 최용우
Original assignee: 엘지전자 주식회사
Priority date: 2007-01-11
Filing date: 2007-01-11
Publication date: 2008-06-17

Abstract

본 발명은 Au, Ag 등 도전성은 우수하되 절연층에 접착력이 떨어지는 금속을 소스 및 드레인 전극으로 사용하는 유기박막 트랜지스터에서 상기 금속의 접착력을 향상시키기 위해 접착층을 사용함으로써 발생하는 언더컷 현상을 방지할 수 있는 유기박막 트랜지스터 및 그 제조방법에 관한 것이다.

OTFT, 유기박막 트랜지스터, 언더컷, 3중층

Description

유기박막 트랜지스터 및 그 제조방법{Organic thin film transistor and manufacturing method thereof}

도1은 종래 기술에 따라 제조된 바텀 컨택(bottom contact) 타입의 유기박막 트랜지스터의 단면도이다.

도2a 내지 도2f는 본 발명에 따른 유기 박막 트랜지스터 제조 방법을 나타낸다.

도3a 내지 도3f는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터의 제조방법을 나타낸다.

※도면의 주요 부분에 대한 설명※

21 : 투명 기판 22 : 게이트 전극

23 : 게이트 절연층 24,24a,24b : 제1 금속층

25 : 제2 금속층 26 : 제3 금속층

27 : 소스 및 드레인 전극 28 : 포토 레지스트

29 : 유기 반도체층

본 발명은 유기박막 트랜지스터 및 그 제조 방법에 관한 것이다.

보다 구체적으로, 본 발명은 Au, Ag 등 도전성은 우수하되 절연층에 접착력이 떨어지는 금속을 소스 및 드레인 전극으로 사용하는 유기박막 트랜지스터에서 상기 금속의 접착력을 향상시키기 위해 접착층을 사용함으로써 발생하는 언더컷 현상을 방지할 수 있는 유기박막 트랜지스터 및 그 제조방법에 관한 것이다.

최근 들어 휠 수 있는 디스플레이(flexible display)가 많은 관심을 받고 있다. 사람들은 어디서나 가지고 다닐 수 있으면서도 좀 더 큰 화면을 원하기 때문에 접거나 구부리거나, 말 수 있는 디스플레이의 개발이 요구되고 있다. 또한 롤투롤(Roll to Roll) 공정이 가능해지면 대량생산에 용이하기 때문에 가격을 획기적으로 낮출 수 있는 장점도 있다. 하지만 이를 위해서는 플라스틱이나 스테인리스스틸과 같이 휠 수 있는 기판을 사용해야 하는데 이를 위해서는 공정온도를 300도 이하의 온도로 낮추어줄 필요가 있다.

한편 고해상도와 저전력 구동을 위해서는 능동형(AM matrix) 구동방식이 필요한데 현재 사용되고 있는 실리콘과 같은 무기 박막 트랜지스터는 그 제조온도가 높고, 휘거나 구부렸을 때 깨지기 쉽기 때문에 플렉시블 디스플레이에 적용하기에는 한계가 있다. 따라서 저온에서 쉽게 제조가 가능하고 휘거나 구부렸을 때도 견딜 수 있는 유기박막 트랜지스터 (Organic Thin Film Transistor, OTFT)에 대한 연구가 활발히 진행되고 있다.

펜타센 등의 유기반도체를 이용한 소자구조는 크게 전극과 유기반도체와의 접촉방식에 따라 탑 컨택 구조(유기 반도체 위에 소스 및 드레인 전극을 형성)와 바텀 컨택 구조(소스 및 드레인 전극을 먼저 형성하고 그 위에 유기 반도체 형성) 두가지로 나눌 수 있다.

디스플레이의 고해상도를 위해서는 바텀 컨택 구조가 바람직한데, 이를 위해서는 소스 및 드레인 전극의 패터닝 공정이 매우 중요하다.

소스 및 드레인 전극은 유기 박막으로 전하를 주입하는 역할을 하므로 이를 방해하는 전극-유기박막 사이의 에너지 장벽을 줄이는것이 중요하다. 예를 들어 펜타센을 유기반도체로 사용하는 경우 전극으로 Au 가 많이 사용되는데 이는 Au의 일함수(work function)가 5.1eV 로 펜타센의 HOMO(Highest Occupied Molecular Orbital)값인 5.1eV와 일치하여 에너지 장벽이 낮기 때문이다.

Au를 전극으로 사용하기 위해서는 Cr, Ti, Ti-W 와 같은 접착층(adhesion layer)이 흔히 사용되는데 이것은 Au의 접착력이 좋지 않기 때문이다.

도1은 종래 기술에 따라 제조된 바텀 컨택(bottom contact) 타입의 유기박막 트랜지스터의 단면도로서, 소스 및 드레인 전극을 형성할 때 발생하는 언더컷 현상을 나타내는 도면이다.

종래 기술에 따르면, 유리 등의 투명 기판(11)에 게이트 전극(12) 및 게이트 절연막(13)을 형성하고, 그 위에 Cr층(14) 및 Au층(15)을 적층하고, 포토리소그래피 등의 패터닝 방법으로 Cr층(14) 및 Au층(15)으로 구성된 소스 및 드레인 전극을 형성한다. Cr층(14)은 Au층(15)의 접착층 역할을 한다.

이 경우 도1에 도시된 바와 같이, 접착력 향상을 위해 Au 하부에 접착층을 사용하는 경우, Au의 에칭 공정에서 대부분 언더컷이 생기게 된다. 이는 소위 갈바닉 부식에 의하여 Cr 등 접착층과 Au의 계면부분에서 에칭이 가속화되기 때문으로 알려져 있다.

유기박막 트랜지스터에서 소스 및 드레인 전극으로 사용되는 금속의 언더컷을 방지할 수 있는 제조방법이 요구된다.

본 발명은 Au 등 전기 전도도가 높은 금속을 소스 및 드레인 전극으로 사용하는 유기 박막 트랜지스터에서, 소스 및 드레인 전극 패터닝시 언더컷을 방지할 수 있는 유기 박막 트랜지스터 및 그 제조 방법에 관한 것이다.

본 발명의 일 실시예에 따른 유기 박막 트랜지스터 제조 방법, 투명 기판에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 덮도록 게이트 절연막을 도포하는 단계; 제1,2,3 금속층을 차례로 적층하는 단계; 상기 제3 금속층을 패터닝하는 단계; 상기 제2 금속층을 패터닝하는 단계; 상기 제1 금속층을 패터닝하는 단계; 및 유기 반도체층을 적층하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.

본 발명의 일 실시예에 따른 유기 박막 트랜지스터는, 투명 기판; 상기 투명 기판 상에 형성된 게이트 전극; 상기 게이트 전극을 덮도록 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 제1 금속층 및 제2 금속층: 상기 제2 금속층 상에 형성된 유기 반도체층를 포함하며, 상기 제2 금속층은 상기 제1 금속층에 면한 하부면이 상부면보다 더 큰 표면적으로 갖도록 형성된 것을 특징으로 한다.

이하 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도2a와 같이, 유리 또는 플라스틱 등의 투명 기판(21)에 게이트 전극(22)을 형성하고, 게이트 전극을 덮도록 게이트 절연막(23)을 도포한다.

게이트 전극(22)으로는 Al/Nd을 적층한 메탈, Cr/Mo의 합금 등 실시예에 따라 다양한 재료가 사용될 수 있다. 게이트 절연막(23)으로는 SiO2, SiNx 등의 재료를 사용할 수 있다.

그리고 나서, 도2b와 같이, 게이트 절연막(23) 위에 제1 금속층(24), 제2 금속층(25) 및 제3 금속층(26)을 차례로 적층한다. 제1,2,3 금속층(24,25,26)은 소스 및 드레인 전극 형성을 위한 금속층들이다.

제1 금속층(24)은 제2 금속층(25)의 접착층으로서, Cr, Ti, Ti-W 을 사용할 수 있다.

제2 금속층(25)으로는 전도도가 높은 금속으로서, Au, Ag, Ta, Pt, Rh, Pd 등을 사용할 수 있고, 이 중에서도 Au가 가장 바람직하다.

제3 금속층(26)으로는 제1 금속층(24)보다 전기화학적 전위(electrochemical potential)가 음의 값이 더 큰 금속으로서, 제1 금속층(24)보다 에천트에 의해 더 잘 에칭될 수 있는 Al, Zn 등 을 사용한다.

도2c와 같이, 제3 금속층(26) 위에 감광성 포토 레지스트(28)를 도포하고, 노광 및 현상에 의해 포토 레지스트(28)를 패터닝한 다음, 에칭 공정에 의해 제3 금속층(26)을 패터닝한다.

그리고 나서, 도2d와 같이, 제3 금속층(26)과 포토 레지스트(28)를 마스크로 이용하여 습식 에칭으로 제2 금속층(25)을 패터닝한다. 에천트는 제2 금속층(25) 전용 에천트를 사용한다. 이 때, 제2 금속층(25)으로 Au를 사용한 경우에는, 제1 금속층(24) 및 제3 금속층(26)에 데미지 없이 Au만을 선택적으로 에칭할 수 있는 에천트인 요오드 계열의 Au 에천트를 사용한다. 또한, 제3 금속층(26)은 제1 금속층(24) 보다 전기화학적 전위가 낮기 때문에, 제2 금속층(25)은 제1 금속층(24)과의 계면보다 제3 금속층(26)과의 계면이 에칭이 더 가속되어, 도2d와 같이 상부가 더 에칭이 많이 진행된 형태로 패터닝이 된다. 따라서, Au 등으로 구성된 제2 금속층(25)의 언더컷이 방지될 수 있다.

그리고 나서, 도2e에서, 포토 레지스트(28)를 제거하고, 다시 제1 금속층(24)용 에천트를 사용하여 습식 에칭에 의해 제1 금속층(24)을 패터닝한다. 이때, 제2 금속층(25)은 제1 금속층(24)의 에천트에 의해 데미지를 받지 않는 Au 등의 재질이므로, 제1 금속층(24)용 에천트에 의해 데미지를 받지 않는다.

그리고 나서, 도2f와 같이, 소스 및 드레인 전극(25) 위에 유기 반도체층(29)을 적층한다. 유기 반도체층(29)은 포토리소래피 방법으로 적층할 수도 있고, 솔러블 펜타센 등을 적용하는 경우에는 잉크젯 공법으로도 패터닝이 가능하다.

도3a와 같이, 유리 또는 플라스틱 등의 투명 기판(21)에 게이트 전극(22)을 형성하고, 게이트 전극을 덮도록 게이트 절연막(23)을 도포한다.

그리고 나서, 도3b와 같이, 게이트 절연막(23) 위에 제1 금속층(24a), 제2 금속층(25) 및 제1 금속층(24b)을 차례로 적층한다. 제1,2,3 금속층(24,25,26)은 소스 및 드레인 전극 형성을 위한 금속층들이다.

제2 금속층(25)으로는 Au, Ag, Ta, Pt, Rh, Pd 등을 사용할 수 있고, 이 중 Au가 가장 바람직하다.

도3c와 같이, 제1 금속층(24b) 위에 감광성 포토 레지스트(28)를 도포하고, 노광 및 현상에 의해 포토 레지스트(28)를 패터닝한 다음, 에칭 공정에 의해 제1 금속층(24b)을 패터닝한다.

도3d와 같이 포토 레지스트(28)를 제거하고, 제1 금속층(24b)을 레지스트로 이용하여 제2 금속층(25)을 에칭한다. 에천트는 제2 금속층(25) 전용 에천트를 사용한다. 이 때, 제2 금속층(25)으로 Au를 사용한 경우에는, 제1 금속층(24a,24b)에 데미지 없이 Au만을 선택적으로 에칭할 수 있는 에천트인 요오드 계열의 Au 에천트를 사용한다.

제2 금속층(25)의 에칭 수행시 제2 금속층(25)의 상하부에는 동일한 제1 금속층(24a,24b)이 배치되어 있고, 제1 금속층(24a,24b)과의 계면에서 에칭 속도가 똑같이 가속되지만, 제2 금속층(25)은 상부쪽으로 노출되는 면적이 더 넓기 때문에 상부쪽의 에칭이 더 가속되어 상부쪽이 에칭이 더 많이 진행된 형태로 에칭된다. 따라서, Au 등을 사용하는 제2 금속층(25)의 언더컷이 방지될 수 있다.

그리고 나서, 도3e와 같이, 제2 금속층(25) 상하부의 제1 금속층(24a,24b)을 에칭하여 패터닝한다. 제1 금속층(24a,24b) 전용 에천트를 사용하고, 제1 금속층(24a,24b)로 Cr를 사용한 경우에는 Cr용 에천트를 사용한다. 이 때, 제2 금속층(25)은 제1 금속층(24a,24b)의 에천트에 의해 데미지를 받지 않는 Au 등의 재질이므로, 제1 금속층(24a,24b)만 선택적으로 에칭된다.

그리고 나서, 도3f와 같이 유기 반도체층(29)을 적층하면 유기 박막 트랜지스터가 형성된다. 유기 반도체층(29)은 포토리소래피 방법으로 적층할 수도 있고, 솔러블 펜타센 등을 적용하는 경우에는 잉크젯 공법으로도 패터닝이 가능하다.

본 발명의 유기 박막 트랜지스터 제조방법에 따르면, Au 등 전기 전도도가 높은 금속을 소스 및 드레인 전극으로 사용하면서도 소스 및 드레인 전극 패터닝시 언더컷 발생 없이 유기 박막 트랜지스터를 제조할 수 있다.

Claims

투명 기판에 게이트 전극을 형성하는 단계;

상기 게이트 전극을 덮도록 게이트 절연막을 도포하는 단계;

제1,2,3 금속층을 차례로 적층하는 단계;

상기 제3 금속층을 패터닝하는 단계;

상기 제2 금속층을 패터닝하는 단계;

상기 제1 금속층을 패터닝하는 단계; 및

유기 반도체층을 적층하는 단계;

를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제1항에 있어서,

상기 제3 금속층을 패터닝하는 단계는,

상기 제3 금속층 위에 포토 레지스트 패턴을 형성하는 단계; 및

상기 제3 금속층을 에칭하는 단계;

를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제2항에 있어서,

상기 제1 금속층을 패터닝하는 단계는,

상기 제1 금속층을 에칭하는 단계; 및

상기 포토 레지스트 및 상기 제3 금속층을 제거하는 단계;

를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제1항에 있어서,

상기 제1 금속층은 Cr, Ti, Ti-W 중 어느 하나인 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제1항에 있어서,

상기 제2 금속층은 Au, Ag, Ta, Pt, Rh, Pd 중 어느 하나인 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제1항에 있어서,

상기 제3 금속층은 Al, Zn 중 어느 하나인 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제1항에 있어서,

상기 제3 금속층은 전기 화학 전위(electrochemical potential)가 음인 물질인 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제2항에 있어서,

상기 제2 금속층을 패터닝하는 단계는,

상기 포토 레지스트를 제거하는 단계; 및

상기 제2 금속층을 에칭하는 단계;

를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제8항에 있어서,

상기 제1 금속층을 패터닝하는 단계는, 상기 제2 금속층을 마스크로 하여 에칭하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
제8항에 있어서,

상기 제3 금속층은 Cr, Ti, Ti-W 중 어느 하나인 것을 특징으로 하는 유기 박막 트랜지스터 제조 방법.
투명 기판;

상기 투명 기판 상에 형성된 게이트 전극;

상기 게이트 전극을 덮도록 형성된 게이트 절연막;

상기 게이트 절연막 상에 형성된 제1 금속층 및 제2 금속층:

상기 제2 금속층 상에 형성된 유기 반도체층를 포함하며,

상기 제2 금속층은 상기 제1 금속층에 면한 하부면이 상부면보다 더 큰 표면적으로 갖도록 형성되는 것을 특징으로 하는 유기박막 트랜지스터.
제11항에 있어서,

상기 제1 금속층은 Cr, Ti, Ti-W 중 어느 하나인 것을 특징으로 하는 유기 박막 트랜지스터.
제11항에 있어서,

상기 제2 금속층은 Au, Ag, Ta, Pt, Rh, Pd 중 어느 하나인 것을 특징으로 하는 유기 박막 트랜지스터.
제11항에 있어서,

상기 제2 금속층의 상부면의 폭은 상기 제1 금속층의 폭보다 작은 것을 특징으로 하는 유기박막 트랜지스터.